4H-SiC CMOS高温集成电路设计与制造

设计、制造并测试了基于碳化硅材料的横向MOSFET器件和CMOS电路。常温时,N型和P型MOSFET在片测试的阈值电压分别约为5.4 V和-6.3 V;温度达到300℃时,N型和P型MOSFET的阈值电压分别为4.3 V和-5.3 V。由N型和P型MOSFET组成的CMOS反相器在常温下输出的上升时间为1.44μs,下降时间为2.17μs,且在300℃高温条件下仍可正常工作。由CMOS反相器级联成的环形振荡器在常温下的测试工作频率为147 kHz,在高温下也可正常工作。

基于BGR芯片设计的CMOS集成电路教学新范式

针对集成电路专业实验教学中软件使用难度高以及教学模式单一的问题,结合专业培养方案对课程知识与能力的要求,提出一种基于BGR芯片设计的CMOS集成电路教学新范式。该文采用调研分析、调查问卷、理论+实践、系统评估等方法,培养学生实验技能、设计思想、EDA方法和分析方法,从而提高学生在模拟芯片设计方面的实践能力和创新意识。教学实践表明,该教学模式在集成电路人才培养实践教学中取得了良好的教学效果。

CMOS集成电路总剂量效应加固技术研究现状

在核设施运行、乏燃料后处理、可控核聚变、航天卫星与太空探索、核军工、γ辐照站等存在强辐射的场景下,高能粒子、射线会与器件中的半导体材料相互作用产生辐射效应,对信号的完整性和精度产生较大影响。本文首先介绍了总剂量效应(TID)的作用机制,及其在MOS器件中的主要影响:总剂量效应会导致MOS管阈值电压漂移、跨导下降、载流子迁移率降低和电流额外泄漏等问题。其次,按照时间顺序依次阐述了近代以来总剂量效应在半导体器件特别是是CMOS器件中的具体影响,尤其对浅槽隔离氧化物(Shallow Trench Isolation, STI)受到总剂量效应的影响做了着重描述。最后,分析了在电路级中的总剂量效应,以及目前流行的几种抗辐射加固技术。

集成电路和功率器件抗辐射工艺加固技术研究综述

随着我国空间装备的高速发展,尤其是深空探测器,微电子器件抗辐射性能得到广泛关注。抗辐射工艺加固是实现器件抗辐射性能提升的重要途径之一。本文围绕空间总剂量效应和单粒子效应,对近年来集成电路和功率器件辐射效应机理和工艺加固技术的研究进展进行了介绍和总结,为抗辐射工艺加固技术的发展与应用提供了有益参考。

用于光伏电力传输的CMOS集成电路的优化设计

作为一种重要的可再生能源技术,光伏电力传输对于解决能源需求和降低环境污染具有重要意义。该技术的关键在于利用限流NMOS晶体管和额外的偏置电压来控制电路中的工作电流。优化设计光伏电力传输中的CMOS集成电路,通过调节偏置电压,灵活调节光伏电力传输系统的开关电压和电流,以满足电力传输的需求,降低功耗,提高能量转换效率,降低设备故障和损坏的风险,从而确保系统的稳定运行。

集成电路工艺制程虚拟仿真实验设计

高校普遍存在难以建造完整的集成电路工艺线,导致工艺实验难以有效开展,在一些特殊情况(如突发疫情)下,原本建立的校企、校校合作方式开展的工艺实验难以实施等问题。针对存在的问题,以在功率集成电路中广泛应用的横向扩散金属氧化物半导体(LDMOS)器件为例,开展集成电路工艺制程虚拟仿真实验设计。基于半导体工艺计算机辅助设计(Sentaurus TCAD)虚拟仿真平台,完成LDMOS器件的结构设计、工艺设计、性能测试等实验环节,涵盖了集成电路从硅片选型到芯片成型的全流程工艺。

基于先进工艺的低功耗模拟集成电路设计

阐述先进工艺的低功耗模拟集成电路设计,探讨模拟集成电路的基础知识,低功耗设计原理以及先进工艺技术的应用,分析一个高效、精密的模拟电路设计案例。

集成电路制造工艺的质量管理分析

在全球信息技术高速发展的今天,集成电路已成为推动现代社会进步的核心力量。作为电子设备的“大脑”,集成电路的制造工艺复杂精细,涉及到微观尺度的物理、化学和材料科学。因此,集成电路制造过程中的质量管理不仅是保证产品可靠性的基础,也是提升企业竞争力、满足市场需求的关键。本文就集成电路制造工艺的质量管理展开探讨。

集成电路制造工艺中的质量管理分析

阐述集成电路制造工艺中的电路互联技术、3D集成、倒装封装工艺、气密性封装技术特点。提出制造工艺中的质量管理措施,包括加强生产设备管理、工装夹具管理、加强流程管理、质量体系管理。

微电子器件与电路的制造工艺及集成电路应用技术探究

微电子器件的制造工艺和集成电路应用技术在当今科技领域扮演着至关重要的角色。本文探讨微电子器件制造工艺的重要性,集成电路制造技术的最新进展,以及应用技术的探究。特别关注GAA晶体管的优势和特性,以及未来集成电路技术的发展趋势。通过深入研究这些领域,我们可以更好地理解现代电子设备背后的技术原理和创新潜力。

高可靠数字集成电路的BiCMOS工艺设计

阐述一种基于5V BiCMOS高可靠数字集成电路的器件结构、工艺设计和工艺开发,并对该器件的电参数进行测试,与试验仿真值进行比对分析,结果相符合。

155 Mbit/s和622 Mbit/s速率0.6μm CMOS工艺光纤用户网专用集成电路的部分核心芯片

采用国内的CSMC HJ 0 .6 μmCMOS工艺实现了 15 5Mb/s和 6 2 2Mb/s速率的光纤用户网专用集成电路的部分核心芯片。芯片测试结果表明 ,激光二极管驱动电路(LDD) ,前置放大器 (Pre Amp)和限幅放大器 (LA)集成电路达到了世界同类集成电路的水平。

毫米波太赫兹集成电路与工艺

近年来,毫米波已逐渐成为5G/6G移动通信、卫星通信、下一代无线互联网、智慧交通、制导、射电天文等重大工程应用领域的核心支撑技术,太赫兹也逐渐成为研究热点。毫米波太赫兹集成电路(芯片)又是推动各种毫米波太赫兹应用系统快速演进的关键。文章对毫米波太赫兹技术的一些重要应用领域和毫米波太赫兹集成电路的研究进展及相关工艺进行了简要综述,分析了不同工艺下芯片的性能特点及其合适的应用场景。

集成电路废水的达标排放、资源回收和再生处理

集成电路产业是支撑经济社会发展的战略性、先导性产业,其用水量和排水量均较高。分析了集成电路废水的水质特征,主要包括各生产环节产生的含氨、含氟、酸碱、有机、含铜和研磨废水。针对含不同物质废水,总结了废水达标排放、资源回收和再生处理技术的应用现状与研究进展。在废水达标排放方面,实际工程中常采用混凝沉淀、过滤和吸附等处理含氟、含铜和研磨废水;采用活性污泥法、膜生物反应器、水解酸化和内循环厌氧反应器等处理含氨和有机废水;近年来磁混凝和高级氧化等技术也备受关注。在资源回收方面,目前主要采用超滤和电渗析等技术回收氟、铜和四甲基氢氧化铵等。废水回用方面,主要采用混凝沉降,膜生物反应器和膜过滤技术;反渗透技术是废水再生处理的核心,其目标是制备工业纯水用于集成电路制造。最后针对集成电路废水处理系统现存的问题,建议完善废水分类分质收集系统;强化去除重金属和难降解有机物,降低废水的生物毒性;使用预处理、污堵监测、膜清洗、开发新型膜材料等方法控制反渗透膜的污堵。

集成电路技术综述

集成电路技术是现代电子工程的核心技术之一,它推动了整个科技行业的发展。本文从集成电路的全产业链着手,从器件工艺、制造设备、设计工具和芯片门类4个角度出发,对国内和国际上集成电路技术和产业链的现状作了简要介绍。未来,随着技术的进步和应用需求的增长,集成电路仍将继续发挥重要作用,推动行业的持续发展。希望本文能够对国内的同行有所启发,丰富对于产业现状的认识和理解,为科研应用的方向和目标的确定提供一定的参考价值。

“集成电路工艺”虚拟实践平台建设与教学实践

在集成电路(IC)工艺的实验教学中,互补金属氧化物半导体(CMOS)集成电路加工工艺实验教学是学生加深对半导体工艺理解的重要环节。由于微电子行业的实验场所、时间以及实验设备的各种限制,真正的实际操作非常有限,导致实验教学效果并不理想。基于这些原因,开发了“集成电路工艺”虚拟实践平台,该平台对传统的实际操作实验教学进行了虚拟仿真,通过该平台学生可以进行集成电路工艺的模拟操作,极大地促进了学生的实验兴趣,并能够加深对集成电路制造工艺的理解。该虚拟实践平台已在学生中使用,取得了良好的实验教学效果。虚拟实践平台可以通过互联网进行优质教学资源共享,对微电子专业学生的实验教学具有良好的促进作用。

基于CDIO的集成电路工艺课程的理论与实践教学一体化研究

集成电路制造是集成电路产业链中的重要环节。集成电路工艺课程的实验设置是教学中的重点和难点,直接影响学生对于理论课程的理解和掌握情况。指出了目前集成电路工艺课程教学中存在的问题,基于CDIO模式提出了改进思路,介绍了改革成果,为相关专业集成电路工艺课程的改革提供了有价值的案例。

基于CMOS工艺的射频集成电路ESD保护研究

随着工艺特征尺寸的缩小，射频集成电路承受的静电放电（ESD）问题日趋变得复杂。保护电路与被保护核心电路的相互影响，已经成为制约射频集成电路发展的一个障碍。本文主要研究CMOS工艺下，ESD保护电路与被保护核心电路之间的相互影响的作用机理，提出研究思路，并对射频集成电路ESD保护电路的通用器件作出评价。

基于0.18μm CMOS工艺的低功耗采样保持电路

基于0.18μm CMOS工艺设计了一款用于ADC前端的采样保持电路,电路采用输入缓冲器-采样开关-输出缓冲器三级结构实现。为提高采样保持电路的保持平稳度,设计了信号馈通和时钟馈通消除结构。为改善频率响应,设计了无源负反馈结构并研究了器件参数对电路性能的影响。仿真结果表明,该馈通消除结构能够提升保持阶段的平稳度,负反馈可将增益提升36 dB。该电路在800 MS/s采样率、122.6 MHz正弦波输入条件下,增益为0 dB,3 dB带宽为1 GHz,信号失真比为48 dB,有效位数为7.7 bit。最终版图面积为202μm×195μm,功耗为37.22 mW,实现了低功耗的设计目标。