SCR器件在CMOS静电保护电路中的应用

静电放电(ESD)对CMOS电路的可靠性构成了很大威胁。随着CMOS电路集成度的不断提高,其对ESD保护的要求也更加严格。针对近年来SCR器件更加广泛地被采用到CMOS静电保护电路中的情况,文章总结了SCR保护电路发展过程中各种电路的工作机理。旨在为集成电路设计人员提供ESD保护方面的设计思路以及努力方向。

用于射频能量收集的低阈值CMOS整流电路设计

基于TSMC 180 nm工艺,设计了一款高效率低阈值整流电路。在传统差分输入交叉耦合整流电路的基础上,提出源极与衬底之间增加双PMOS对称辅助晶体管配合缓冲电容的改进结构,对整流晶体管进行阈值补偿。有效缓解了MOS管的衬底偏置效应,降低了整流电路的开启阈值电压,针对较低输入信号功率,提高了整流电路的功率转换效率(PCE)。同时将低阈值整流电路三级级联以提高输出电压。测试结果显示,在输入信号功率为-14 dBm@915 MHz时,三级级联低阈值整流电路实现了升压功能,能稳定输出1.2 V电压,峰值PCE约为71.32%。相较于传统结构,该低阈值整流电路更适合用于射频能量收集。

一种紧凑的射频CMOS放大器LC输出匹配电路

提出了一种紧凑的射频互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)放大器LC输出匹配电路,利用放大器漏极偏置电感、输出端隔直电容与放大器输出端并联电感电容形成高阶LC谐振网络,可在占用较小芯片面积的条件下实现较传统L型匹配电路更宽频率范围的输出阻抗匹配。推导了该LC输出匹配电路元件值的计算式,并根据提出的设计方法,采用65 nm CMOS工艺设计了一款K频段放大器,其输出匹配电路尺寸仅98μm×150μm。仿真结果表明,在16.5~22.1 GHz频率范围内放大器的S 22<-10 dB,阻抗匹配带宽相比L型匹配电路增加166%。放大器实测S参数和仿真结果相符,验证了该LC匹配电路可实现紧凑的宽带阻抗匹配。

基于0.18μm CMOS工艺的低功耗采样保持电路

基于0.18μm CMOS工艺设计了一款用于ADC前端的采样保持电路,电路采用输入缓冲器-采样开关-输出缓冲器三级结构实现。为提高采样保持电路的保持平稳度,设计了信号馈通和时钟馈通消除结构。为改善频率响应,设计了无源负反馈结构并研究了器件参数对电路性能的影响。仿真结果表明,该馈通消除结构能够提升保持阶段的平稳度,负反馈可将增益提升36 dB。该电路在800 MS/s采样率、122.6 MHz正弦波输入条件下,增益为0 dB,3 dB带宽为1 GHz,信号失真比为48 dB,有效位数为7.7 bit。最终版图面积为202μm×195μm,功耗为37.22 mW,实现了低功耗的设计目标。

多光谱TDI-CMOS图像传感器读出电路设计

针对3D集成式多光谱TDI-CMOS图像传感器的数字化处理和高速读出需求,为了解决与TDICCD探测器的整体布局、物理尺寸和接口的匹配性和一致性问题,研制了适用于五谱段TDICCD的CMOS读出电路芯片。该读出电路芯片创新地设计了一种使用多相位ADC时钟、支持相关多次采样的新型列级单斜ADC电路结构,实现了TDICCD信号的数字化和高速输出,有效提升了探测器的动态范围和噪声指标。流片测试结果表明:读出电路芯片的功能正常,集成式TDICCD的成像效果良好,新型列级ADC工作正常,读出电路以最小9.5μs的行周期输出14 bit数据,相关多次采样具备降低输出信号噪声的作用,实现了TDICCD信号的高精度数字化处理和高速输出,满足3D集成式TDI-CMOS图像传感器的研制要求。

数模混合电路的全芯片防静电保护

随着集成电路的迅速发展,特别是数模混合电路的广泛应用,静电放电(ESD)已成为导致集成电路内部静电损伤的可靠性问题,它常常在集成电路的输入、输出端口以及从电源到地的电路内部形成,给芯片的制造和设计带来了很大的困难。文章对芯片防静电保护电路进行了总结,分析和讨论了几种数模混合电路防静电保护技术。

一种CMOS过热保护电路

提出了一种用于集成电路内部的过热保护电路 .采用 0 .6 μm n阱互补金属氧化物半导体 (CMOS)工艺的spectre仿真结果表明 ,此电路对因电源电压、工艺参数变化而引起的过热保护阈值点漂移有很强的抑制能力 .

深亚微米CMOS IC抗噪声ESD保护电路的设计

CMOS工艺技术缩小到深亚微米阶段,电路的静电(ESD)保护能力受到了更大的限制。因此,需要采取更加有效并且可靠的静电放电保护设计。文章提出了一种新型的ESD保护电路,以LVTSCR结构为基础,结合栅耦合技术以及抗噪声干扰技术。这种新型电路即使被意外触发也不会引起闩锁效应,提高了ESD保护电路的可靠性,实现了全芯片保护。

一种高稳定低功耗CMOS过热保护电路的设计

采用1.2μmCMOS工艺,设计了一种过热保护电路,并利用CadenceSpectre仿真工具对电路进行了仿真,结果表明,电路的输出信号对电源的抑制能力很强,在3.5V以上的电源电压工作下,输出过热保护信号所产生的过热温度点基本保持不变,约为132℃;同时在3V电源电压工作下,电路功耗约为1.05mW,而在9V的高压下工作,功耗仅为14.4mW。由此可见,此电路性能较好,可广泛应用在各种集成电路内部。

基于CMOS多功能数字芯片的ESD保护电路设计

基于CSMC 2P2M 0.6μm CMOS工艺设计了一种ESD保护电路。整体电路采用Hspice和CSMC 2P2M的0.6μm CMOS工艺的工艺库(06mixddct02v24)仿真,基于CSMC 2P2M 0.6μm CMOS工艺完成版图设计,并在一款多功能数字芯片上使用,版图面积为1 mm×1 mm,参与MPW(多项目晶圆)计划流片,流片测试结果表明,芯片满足设计目标。

一种CCD静电保护电路的设计

介绍了一种适用于电荷耦合器件(CCD)的静电保护电路。在对该静电保护电路工作原理分析的基础上,通过电路仿真确定了静电保护电路中MOS管的电学参数,再由半导体器件仿真确定了其工艺条件,并按此条件制作了静电保护电路。通过人体模型静电放电试验对该静电保护电路进行测试,结果表明CCD的抗静电能力由原来的不足100V提高到450V。

探索用端口Ⅰ-Ⅴ特性对CMOS电路的静电放电(ESD)潜在损伤进行分析诊断

探索用端口Ⅰ一Ⅴ特性对CMOS电路的ESD潜在损伤进行分析诊断，给出受ESD潜在损伤电路端口特性变化的一些特征，对用Ⅰ－Ⅴ特性变化表征潜在损伤器件的条件和局限性进行了讨论。

兼容TTL电平的高速CMOS端口电路设计

基于0.8μm CMOS工艺设计了全新的兼容晶体管-晶体管逻辑(TTL)电平的高速CMOS端口电路,该端口电路不仅可以实现与TTL兼容的输入电平,还具有传输延迟时间短的优点。电路工作温度为-55~125℃。电路在工作电压为5V时,输入翻转电平为1.3V,传输上升延迟时间小于1ns,下降延迟时间小于1ns。

基于CMOS工艺的射频集成电路ESD保护研究

随着工艺特征尺寸的缩小，射频集成电路承受的静电放电（ESD）问题日趋变得复杂。保护电路与被保护核心电路的相互影响，已经成为制约射频集成电路发展的一个障碍。本文主要研究CMOS工艺下，ESD保护电路与被保护核心电路之间的相互影响的作用机理，提出研究思路，并对射频集成电路ESD保护电路的通用器件作出评价。

基于列共用多采样技术的CMOS图像传感器读出电路设计

针对CMOS图像传感器中相关多采样(Correlated Multiple Sampling,CMS)技术在抑制噪声的同时使读出速度受影响的问题,设计了低噪声读出电路。读出电路采用列共用多采样技术,能够在不影响读出速度的情况下,抑制时域噪声和列固定模式噪声(Fixed Pattern Noise,FPN),改善CMOS图像传感器的成像质量。列共用多采样技术采用开关控制读出电路和像素的连接关系,以多列共用的读出电路对像素依次进行时序错开时间缩短的多次采样,完成所有像素量化的总时间保持不变。基于列共用多采样技术读出电路的降噪效果在110 nm的CMOS工艺下进行了仿真和验证。随着采样数M从1到4变化,读出时间没有增长,瞬态噪声仿真得到整个读出链路的输入参考噪声从123.8μV降低到60.6μV;加入列FPN进行仿真,输入参考失调电压由138μV降低到69μV。

高速数字化三维集成式CCD-CMOS图像传感器

为了解决CCD与CMOS工艺兼容性低、互连集成制作难度大,以及芯片间接口匹配和高性能兼备等问题,对CCD器件拓扑结构与像元、CMOS读出电路、三维异质互连集成及高密度引脚封装等技术进行研究,提出了一种1024×256阵列规模的集成式CCD-CMOS图像传感器。该器件实现了CCD信号的高精度数字化处理、高速输出及多芯粒的技术融合,填补了国内CCDCMOS三维集成技术空白。测试结果表明:集成CCD-CMOS器件的光响应和成像功能正常,双边成像效果良好,图像无黑条和坏列,互连连通率(99.9%)满足三维集成要求,实现了集成式探测器件的大满阱高灵敏度成像(满阱电子数达165.28ke^(-)、峰值量子效率达86.1%)、高精度数字化(12bit)和高速输出(行频率达100.85kHz),满足集成化、数字化、小型化的多光谱探测成像系统要求。

一种CMOS IC片上电源ESD保护电路

随着集成电路工艺的高速发展,特征尺寸越来越小,静电放电对CMOS器件可靠性的危害也日益增大,ESD保护电路设计已经成为IC设计中的一个重要部分。讨论了两种常见的CMOS集成电路电源系统ESD保护电路,分析了它们的电路结构、工作原理和存在的问题,进而提出了一种改进的电源动态侦测ESD保护电路。使用HSPICE仿真验证了该电路工作的正确性,并且在一款自主芯片中使用,ESD测试通过±3 000 V。

基于CMOS工艺的IC卡芯片ESD保护电路

介绍了 ESD保护结构的基本原理 ,并提出一个基于 CMOS工艺用于 IC卡芯片的保护电路。讨论了一些重要的设计参数对 ESD保护电路性能的影响并进行了物理上的解释。

一种带热滞回功能的低功耗CMOS过热保护电路

采用0.5μm CMOS工艺,设计了一种具有热滞回功能的过热保护电路,并利用Cadence Spectre仿真工具对电路进行了仿真。结果表明,电路的输出信号对电源的抑制能力很强,在3.5 V以上的电源电压工作下,过热温度点基本保持不变,正向约为155℃,负向约为105℃,同时,在27℃,5 V电源电压工作下,电路功耗约为0.25 mW。由于其高稳定和低功耗的特性,可广泛应用在各种集成电路内部。

CMOS电路芯片ESD保护电路设计技术的发展

本文简要地回顾了CMOS电路芯片上ESD保护电路设计技术发展概况,给出了在中小规模、大规模及超大规模各阶段的CMOS电路芯片上ESD保护电路的主流技木.双寄生的SCR结构是VLSI CMOS芯片上ESD保护电路的最新设计技术,就其ESD保护原理、设计技术及取得的成果做了较详细分析和探讨.对于研制高密度、高速度的VLSI CMOS电路,开展高ESD失效阈值电压、小几何尺寸及低RC延迟时间常数保护电路的可靠性设计指明了方向.