用VHDL语言在CPLD/FPGA上实现浮点运算

介绍了用VHDL语言在硬件芯片上实现浮点加/减法、浮点乘法运算的方法,并以Altera公司的FLEX10K系列产品为硬件平台,以MaxplusII为软件工具,实现了6点实序列浮点加/减法运算和浮点乘法运算.

基于CPLD和VHDL的一种线阵CCD驱动时序电路的设计与实现

CCD作为一种应用广泛的新型半导体光电器件，驱动时序电路的实现是其应用的关键问题，运用VHDL硬件描述语言，结合复杂可编程逻辑器件CPLD，完成了对CCD的驱动时序电路的设计，给出了部分VHDL语言源代码，利用MAX+plusⅡ软件实现了时序仿真，讨论了VHDL语言设计中的一些问题。

基于CPLD和VHDL的一种线阵CCD驱动电路的设计

本文介绍了线阵CCD的工作原理和结构,运用VHDL硬件描述语言,结合复杂可编程逻辑器件CPLD,完成了对线阵CCDT1702C的驱动时序电路的设计,给出了部分VHDL语言代码,利用QuartusII软件实现了时序仿真。

基于CPLD和VHDL的等精度频率测量

根据等精度频率测量原理,分析了测量精度与频率测量闸门时间的关系,设计了基于CPLD和VHDL的频率测量模块,给出了MUX+PLUSⅡ软件仿真结果.

基于CPLD/FPGA的VHDL语言电路优化设计

VHDL电路的优化目标是充分利用CPLD/FPGA芯片的内部资源,使设计文件能适配到一定规模的CPLD/FPGA芯片中,并提高系统的工作速度和降低系统成本。分析VHDL语言的特点,并从设计思想、语句运用和描述方法等方面对电路进行优化,提出了利用串行化设计思想和外扩E2PROM的方法对VHDL电路进行优化,通过对比实验,验证了这两种方法能有效减少程序占用的宏单元(Macro Cell)。

基于CPLD的Manchester编码器与解码器

曼彻斯特(Manchester)编码作为一种数据传输方式,在工业控制领域应用广泛。但其编码和解码基于锁相环实现,电路复杂。现介绍一种基于CPLD实现的Manchester编码器与解码器。实践证明,该设计易于与现有系统集成,实现方便,性能可靠。

基于VHDL与CPLD器件的FIR数字滤波器的设计

数字滤波器是数字系统常用的组件,利用ALTERA公司的复杂可编程逻辑器件(CPLD)快速卷积法实现数字滤波器的设计,是目前数字滤波器实现的最好的方法之一.

基于VHDL/CPLD的I^2C串行总线控制器设计及实现

分析了I2C串行总线的数据传输机制,用VHDL设计了串行总线控制电路,其中包括微处理器接口电路和I2C总线接口电路。采用ModelSimPlus6.0SE软件进行了前仿真和调试,并在XilinxISE7.1i开发环境下进行了综合、后仿真和CPLD器件下载测试。结果表明实现了I2C串行总线协议的要求。

数据采集控制时序的VHDL/CPLD设计及应用

用VHDL(甚高速集成电路硬件描述语言)有限状态机设计了数据采集时序的控制电路。采用AD590温度传感器作为摄温元件搭建外围电路构成数字式气温计,包括时序产生、码制转换、七段LED(发光二极管)动态扫描显示驱动等电路;给出了主要源程序片段;用MAX+PLUSⅡ软件进行了仿真调试,用CPLD(复杂可编程逻辑器件)进行了下载测试,结果表明实现了电路功能,系统运行正常。

基于VHDL和CPLD的协调控制器系统总线桥

本文介绍了一种使用VHDL语言设计、在一片EMP7128S160 CPLD芯片上实现的总线桥。该总线桥是某型协调控制器系统的通讯核心,实现了系统下层的背板总线、背板总线管理器与上位机EPP并口之间的协议转换以及通讯仲裁功能。该桥为系统下层提供了高速的实时数据传输通道,也为上位机访问下层系统提供了完全的访问通道,使整套控制器兼具高性能、易调试两大特点。

用VHDL和CPLD的电路简化方法的研究

目的 使用 VHDL降低目标电路的资源占用率和优化电路结构 .方法 分析用VHDL和 CPLD设计中容易引起电路复杂化的原因 ,并提出了相应的解决方法 .

用VHDL语言对FPGA和CPLD器件进行开发时应注意的事项

根据FPGA和CPLD器件的结构特点,提出了利用VHDL硬件描述语言对FPGA和CPLD器件进行开发时应注意的事项和一些经验技巧,供广大电子设计师参考。

基于可编程逻辑器件CPLD及硬件描述语言VHDL的EDA方法

介绍了用可编程逻辑器件CPLD及硬件描述语言VHDL设计数字系统的方法,给出了一种字符发生器的硬件及软件的设计实例。

基于CPLD和VHDL的现代数字系统设计

介绍了以CPLD/FPGA芯片为核心 ,以VHDL设计语言为手段 ,以EDA软件为平台的现代数字系统设计方法和特点 ,并通过一个实例具体介绍了其自顶向下的设计过程。

VHDL语言在FPGA/CPLD开发中的应用

通过设计实例详细介绍了用 VHDL( VHSIC Hardware DescriptionLanguage)语言开发 FPGA/CPLD的方法 ,以及与电路图输入和其它 HDL语言相比 。

用VHDL语言在CPLD上实现串行通信

串行通信是实现远程测控的重要手段。采用VHDL语言在CPLD上实现了串行通信,完全可以脱离单片机使用。

μC和CPLD实现的频率ATS及VHDL设计

介绍以CPLD为虚拟频率计核,运用MAX+PLUSⅡ开发平台,在WINDOWS95/98下面DELPHI5.0实现人机交互界面,用PC机中CPU完成对外周期信号实现10^（-5）精度的智能化频率测量的VHDL设计思想和实现方案。

基于CPLD和VHDL的CCD驱动时序电路的设计

利用CPLD复杂可编程逻辑器件，结合VHDL硬件描述语言，以东芝公司生产的TCD132D型号线阵CCD为例，实现线阵CCD的驱动时序电路设计。通过在Modelsim SE平台下对驱动时序仿真，并进行实际测量，证明该设计方法的可行性。结果表明该设计方案实现了对CCD器件的时序驱动。

基于CPLD的虚拟智能频率计的VHDL设计

介绍以 CPLD 为虚拟频率计核心,通过 MAX+PLUS Ⅱ开发平台,在 Windows 95/98下用DelPhi5.0实现操作界面,由 PC 机中 CPU 对外周期信号实现10^(-5)精度的智能化频率测量的 VHDL 设计思想和实现方案。

基于梯形图-VHDL的CPLD开发方法研究

本文对直接采用CPLD器件设计顺序控制逻辑电路时设计效率不高的问题进行了分析,提出了将梯形图工具与VHDL程序相结合的设计方法以提高设计效率,并研究了用VHDL语言实现梯形图的方法。设计实例证明,这种基于梯形图的VHDL设计方法正确可行,可以提高设计效率。