32位嵌入式定/浮点乘法器设计

文章提出一种RISCMCU中的32位嵌入式定/浮点乘法器的设计,用于完成32位定/浮点乘除法。利用一种新的改进型三阶Booth算法,并采取Wallace树结构及CSA加法器,与基于二阶Booth算法的设计相比,该乘法器运算速度提高了1/3以上。

32×32乘法器的一种设计

介绍了用基4Booth编码器,4 2压缩器和改进的选择进位加法器,实现32×32乘法器的设计过程.用Verilog描述了整个乘法器的设计硬件语言.在Active HDL5 1上进行功能仿真以及时序后仿真,可知该设计在保证工作频率增加的情况下,版图面积会更小.

基于Parallel_CORDIC的高精度高速度直接数字频率合成器的FPGA实现

本文提出了一种直接数字频率合成器(DDFS)的设计,以Parallel_CORDIC(COrdinate Rotation Digital Computer)算法模块替代传统的查找表方式,实现了相位与幅度的一一对应,输出相位完全正交的正余弦波形;同时应用旋转角度预测及4:2的进位保存加法器(CSA)技术,将速度比传统CORDIC算法提高41.7%,精度提高到10-4.最后以Xilinx的FPGA硬件实现整个设计.