应用于FFT处理器的新型串接CSD常数乘法器设计

快速傅里叶变换(FFT)广泛应用于正交频分复用(OFDM)系统的调制与解调中。FFT的输出需要输入序列与旋转因子(TF)进行复数乘法运算,由于正则有符号数(CSD)常数乘法器实现简单、硬件开销小,常用于此类复数乘法运算,但随着旋转因子常数值个数的增加,其硬件开销会成倍增长。为了降低硬件开销,利用参数分解减少常数值个数的方法,提出了一种新型串接CSD常数乘法器。仿真结果显示对比常用的布斯乘法器,该新型串接CSD常数乘法器设计方案实现与旋转因子Wi128、Wi256以及Wi512进行复数乘法运算的硬件资源消耗分别减少41%、34%和25%。

一种紧凑型1024点流水线FFT处理器设计

设计了一种基于现场可编程门阵列(Field Programmable Gate Array,FPGA)的紧凑型1024点流水线架构快速傅里叶变换(Fast Fourier Transform,FFT)处理器。采用基-25 FFT算法用于减少旋转因子复数乘法运算的复杂度,硬件实现上采用了单路延迟负反馈(Single Delay Feedback,SDF)流水线架构。提出了旋转因子拆分方案,将旋转因子W^(i)_(1024)拆分为W^(1)_(1024)和W^(i)_(512),使得所有的复数乘法运算全部由正则有符号数(Canonical Signed Digit,CSD)常数乘法器来完成,无需任何只读存储器(Read Only Memory,ROM)对旋转因子常数值进行存储,大幅降低了设计所消耗的硬件成本。评估结果显示,与以往的设计方案相比,所提方案至少节约逻辑单元使用量(Logic Elements,LEs)28%,记忆体单元使用量(Memory bits,MBs)48%。

低硬件成本256点FFT处理器的IP核设计

设计了一种基于现场可编程门阵列(Field programmable gate array,FPGA)的低硬件成本256点快速傅里叶变换(Fast Fourier transform,FFT)处理器的IP核。采用按频率抽取的基⁃24算法和单路延迟负反馈(Single⁃path delay feedback,SDF)流水线架构用于减少旋转因子的复数乘法运算复杂度。为了降低硬件成本,提出了一种串接正则有符号数(Canonical signed digit,CSD)常数乘法器取代常用的布斯乘法器用来完成旋转因子W^(i)_(256)与对应序列的复数乘法运算,同时这种乘法器还能够移除存储旋转因子系数的只读存储器(Read only memory,ROM)。该处理器IP核基于QUARTUS PRIME平台进行综合,在Cyclone 10LP FPGA上实现。结果显示,该FFT处理器最高工作频率为100 MHz,对于24位符号数FFT运算,逻辑单元(Logic elements,LEs)使用量与记忆体位(Memory bits,MBs)使用量仅为3978 LEs和6456 MBs。

面向OFDM应用的低硬件开销低功耗64点FFT处理器设计

在基于正交频分复用(Orthogonal Frequency Division Multiplexing,OFDM)的无线系统中,快速傅里叶变换(Fast Fourier Transform,FFT)作为关键模块,消耗着大量的硬件资源。为此,针对于IEEE802. 11a标准的无线局域网基带技术,提出了一种低硬件开销、低功耗的基-24算法流水线架构FFT处理器设计方案。在硬件实现上,采用单路延迟负反馈(Single-path Delay Feedback,SDF)流水线架构;为了降低硬件资源消耗,基于新型的改良蝶形架构利用正则有符号数(Canonical Signed Digit,CSD)常数乘法器替代布斯乘法器完成所有的复数乘法运算。设计采用QUARTUS PRIME工具进行开发,搭配Cyclone 10 LP系列器件,编译结果显示该方案与其他已存在的方案相比,至少节约硬件成本25%,降低功耗18%。

应用于UWB系统的低硬件开销128点FFT处理器设计

快速傅里叶变换(Fast Fourier transform,FFT)处理器是数字信号处理领域的核心单元。本文针对超宽带(Ultra wideband,UWB)系统提出了一种低硬件开销的128点FFT处理器设计方案。此方案在算法上采用了混合基-24-23算法,硬件实现上采用了单路延迟负反馈(Single delay feedback,SDF)流水线架构,在处理复数乘法运算上,提出一种新型串接正则有符号数(Canonical signed digit,CSD)常数乘法器替代常用布斯乘法器对旋转因子W1i28的复数乘法运算进行实现,大幅降低了FFT处理器消耗的硬件资源。本文设计基于QUARTUS PRIME平台进行开发,并搭配Cyclone 10 LP系列器件,编译报告显示本文方案对比于其他已存在的方案,具有最低的硬件开销和功耗。