基于Cache优化的服务调用方法

集中式服务网关通常使用共享内存进行服务实例与治理参数的本地化生产与消费,实现业务处理与服务发现逻辑的解耦,增强系统的稳定性,但频繁的共享内存操作往往带来系统资源利用率和请求处理耗时上的低效。通过引入缓存机制,在服务网关的路由组件内部实现并利用针对服务调用优化的Cache,热点数据请求直接从Cache中读取结构化信息,避免了共享内存操作与存储块的编解码,有效地利用缓存空间,提高了数据访问速度,同时减少了共享内存操作中的资源竞争,提高了系统并发。

R-DSP中二级Cache控制器的优化设计

针对二级Cache控制器(L2)对于提升R数字信号处理器(R-DSP)访存效率和整体性能的重要作用,结合L2中涉及的内存安全维护和多请求访存仲裁问题,在现有R-DSP中L2基础上实现优化。首先,采用多重分块的存储组织结构,提高访存效率;其次,并行处理一级Cache控制器请求与外存请求,减小请求处理周期;最后,增加带宽管理与存储保护功能,合理仲裁访存请求并维护存储安全。实验结果表明,相较于传统设计,新设计在保护二级存储安全的同时实现带宽管理式访存仲裁。与现有R-DSP中的L2相比,新设计的存储体单拍最大可响应访存请求数量提升了1倍,一级请求和外存请求的平均处理时钟周期数分别降低了25%和19.6%。

哈佛体系结构的Cache控制器设计

对所设计的Cache控制器的地址映像、Cache Memory的访问流程以及Cache的替换算法和写策略进行了介绍,并分析了IU与Cache控制器的一致性及猝发访问的产生等设计中的关键问题。该设计已嵌入到Lilac 系统的设计中,通过了FPGA原型验证并用TSMC 0.25μm CMOS工艺流片。

指令cache体系结构级功耗控制策略研究

随着工艺尺寸缩小及处理器频率提高,功耗问题已成为当代微处理器设计面临的主要挑战.传统的指令cache(I-Cache)功耗控制策略一般只单独降低指令cache的动态或者静态功耗.提出的两种改进的功耗控制策略,基于昏睡指令cache体系结构,能够更有效地同时降低指令cache的动态和静态功耗.一种称作"使用双预测端口路预测器的多路路预测策略",另一种称作"基于分阶段访问cache的按需唤醒预测策略",分别用于处理器前端流水线级数保持不变和可以增加额外前端流水线级数两种情形.实验结果表明:与传统的策略相比,提出的两种策略具有更优的能量效率,可以在不显著影响处理器性能的前提下,更有效地降低指令cache和处理器的功耗.

多核处理器非一致Cache体系结构延迟优化技术研究综述

非一致Cache体系结构(non-uniform cache architecture,NUCA)为解决多核处理器(chip multi-processor)"存储墙"难题提供了新的设计思路.重点关注面向CMP的NUCA延迟优化技术,在介绍若干典型NUCA模型的基础上,分析大容量Cache环境下共享/私有机制中的延迟-容量权衡问题,讨论映射、迁移、复制和搜索等数据管理机制在多核环境下的优缺点.最后,针对基于片上网络(network-on-chip,NoC)互连结构的可扩展CMP体系结构,从NUCA模型优化、数据管理和一致性维护机制3个方面讨论和预测未来CMP NUCA延迟优化领域的发展趋势及面临的挑战性问题.

非一致Cache体系结构技术综述

存储墙问题使得Cache技术的研究始终非常重要。面对日益增长的片上Cache容量,线延迟逐渐成为制约Cache设计的重要因素。为了提供统一的访问延迟,传统的Cache设计方法不得不迁就离处理器最远的Cache Bank的访问时间。为此,研究人员提出了一种非一致Cache结构(NUCA),NUCA几乎成为未来处理器中大容量Cache设计的一种趋势。处理器访问NUCA时,如果在离处理器较近的Bank中发生命中,处理器的等待时间就较短;如果在离处理器较远的Bank中发生命中,处理器的等待时间就较长。本文综述了NUCA技术产生的原因、发展,以及当前最典型的NUCA系统;并且指出了对NUCA技术研究有借鉴的两种多机存储系统技术——NUMA和COMA;最后,提出了NUCA技术研究的关键问题,并给出了相应的解决思路。

全相联Cache的体系结构级功耗估算与分析

Cache是现代微处理器中消耗能量最多的部件之一。论文研究了全相联cache的组织结构,给出了一种全相联cache的体系结构级功耗估算模型,验证了该模型的有效性,并定量地分析了全相联cache组织结构的功耗特性。

树结构算法改善Cache数据库构建医院质控平台

根据医院科室报表分类设计,利用关系数据库和Java Script开发网页版科室树型结构后台,结合报表工具及Cache数据库挖掘医院信息系统数据,反馈质控指标信息和统计分析结果,并构建医院质控监管平台。结果表明,这种异构的方法弥补Cache在底层数据表达的不足,满足医院质控指标的管理要求,实现医疗质控。

片上非一致Cache体系结构研究

随着集成电路制造工艺的发展,片上集成大容量Cache成为微处理器的发展趋势。然而,互连线延迟所占比例越来越大,成为大容量Cache的性能瓶颈,因此需要新的Cache体系结构来克服这些问题。非一致Cache体系结构通过在Cache内部支持多级延迟和数据块迁移来减少Cache的命中时间,提高性能,从而克服互连线延迟对大容量Cache的限制,已经成为微处理器片上存储结构的研究热点。本文回顾了非一致Cache体系结构模型的研究进展,特别是对片上多核处理器中的非一致Cache体系结构模型进行了详细介绍,比较了不同模型的贡献和不足。最后,对非一致Cache体系结构的发展进行了展望。

一种面向CMP的可变相联度混合Cache结构

以V-Way Cache结构为原型,提出一种面向CMP的可变相联度混合Cache结构CMP-VH.CMP-VH将最后一级片上Cache划分成一种优化的私有/共享结构,Tag私有,数据部分私有部分共享.采用基于数据块的重用信息替换策略,提供显式和隐式两种机制在核间对共享数据进行容量划分.并行程序负载SPLASH-2的模拟实验结果表明,CMP-VH具有比单一的私有/共享结构更好的整体性能.

一种低开销的异构可变相联度二级Cache结构

V-Way Cache结构利用存储访问在组之间分布的不均匀性,根据需求动态调整组相联度,具有比传统Cache结构更有效的资源利用率。然而,V-Way Cache结构组相联度调整以增大Tag阵列容量为代价,增加了面积、功耗等开销,且Tag阵列利用率不高。对V-Way Cache结构进行优化,提出一种低开销的异构可变相联度Cache结构HV-Way Cache。HV-Way Cache采用异构Tag阵列组织,通过允许多个组共享Tag项资源以缩减Tag路容量;Tag项替换信息以组为单位组织,挑选最久没有被使用的项作为被替换项。使用Cacti和Simics模拟器进行模拟实验,结果表明HV-Way Cache结构能以很少的性能损失实现面积、功耗开销的极大降低。

Pentium的Cache组织结构及其在多机系统中的一致性机制

本文对Ｐｅｎｔｉｕｍ的片内Ｃａｃｈｅ工作机理进行分析和研究，由此得到与Ｃａｃｈｅ系统设计有关的Ｐｅｎｔｉｕｍ芯片的引脚信号。

基于SRAM和STT-RAM的混合指令Cache设计

随着工艺尺寸减小,传统基于SRAM的片上Cache的漏电流功耗成指数增长,阻碍了片上Cache容量的增加。基于牺牲者Cache的原理,利用SRAM写速度快,STT-RAM的非易失性、高密度、极低漏电流功耗等特性设计了一种基于SRAM和STT-RAM的混合型指令Cache。通过实验证明,该混合型指令Cache与传统基于SRAM的指令Cache相比,在不增加指令Cache面积的情况下,增加了指令Cache容量,并显著提高了指令Cache的命中率。

一种支持Subcacheline结构的三维Cache模拟器的设计

Cache设计中存在大量的全局互联连线,而三维集成电路技术可以有效地解决深亚微米芯片设计中互联延迟问题。目前已经提出了多种三维Cache结构。在已有的工作基础上,提出了一种新的三维Cache结构——Subcacheline,以及相关功耗延迟模拟工具——3DSCacti。3DSCacti通过遍历分割的子阵列设计空间,根据成本函数进行Cache设计优化。将已有的三维Cache模拟器同3DSCacti优化结果进行对比,实验结果表明,该模拟器可以有效地扩展三维Cache的设计空间。最后,分析了不同工艺条件下模拟器的优化结果。

EPIC体系结构中的软件可控Cache及其分类制定优化的设想

传统的硬件Cache尽管对消除CPU与存储器瓶颈有重要作用,但由于Cache污染问题的存在,硬件Cache无法实现Cache利用率的最优化。而EPIC体系结构中的软件可控Cache可由编译器辅助控制Cache替换,为进一步改善Cache行为提供了思路。本文证明了软件可控Cache通过Cache提示进行的优化具有与硬件相对无关的普遍性,并提出了一种用软件可控Cache分类制定替换策略的优化思想。

Cache结构的低功耗可重构技术研究

在分析Cache性能的基础上介绍了当前低功耗Cache的设计方法,提出了一种可重构Cache模型和动态可重构算法。Cache模型能够在程序运行过程中改变相联度和大小,动态可重构算法能够在运行时针对不同的应用程序对可重构Cache进行配置。通过对Cache的动态配置,不仅可以提高Cache命中率,还能够有效降低处理器的功耗。

Cache一致性验证的结构化激励生成算法

为解决Cache一致性验证中传统随机激励方法的冗余覆盖及覆盖死角等问题,提出了一种高层次结构化激励生成算法和相应的高层次功能覆盖率模型.首先根据实际多核应用场景将冲突访存操作分类成基本同步和复杂同步,并进一步抽象成有向二分图模型,由此提出一种通用的层次化输入空间等价类划分算法和对应的高层次HSPC(Host Slave Pair Coverage)功能覆盖率模型,最后基于树的搜索提出了结构化激励生成算法.上述方案成功应用于IME-Diamond SoC的Cache一致性的功能验证中,实际结果表明,相比传统基于代码的覆盖率,高层次HSPC功能覆盖率模型的揭示功能Bug能力更强,而且相对于传统的随机生成,结构化的激励能够将覆盖率收敛所需的激励数减少96.3%.

SMP体系结构中的一种Cache协议

讨论了SMP体系结构中Cache一致性问题，并在进一步分析的基础上提出了一种Cache协议算法。

一种低功耗可重构Cache的重构算法

随着半导体技术的发展,芯片上的功率密度也逐渐增大,这使得功耗问题在芯片设计时越来越受到人们的关注。片上Cache是处理器芯片中的主要功耗源之一,采用低功耗Cache可有效降低处理器整体功耗。对低功耗Cache设计进行了研究。介绍了当前低功耗Cache设计的主要方法和一种低功耗可重构的数据Cache的体系结构及相应的重构算法。给出了一种新的重构算法——Low-High Boundary(LHB)算法。实验表明LHB算法在性能和功耗上均优于原算法。