基于时钟抖动流水线结构的高效率真随机数发生器

现代加密系统对密钥随机性的需求不断增加。使用时序抖动、热噪声、亚稳态等作为熵源的真随机数发生器,因其可以提供高质量的随机性成为该领域的研究热点。因此,提出一种可配置、轻量级、高效率的真随机数发生器。该发生器使用基于随机数学模型的设计方法,由差分构架的两级时钟抖动流水线组成。第一级流水线中两个环形振荡器在规定时间内累积抖动,第二级流水线利用近似相同的两个环形振荡器的微小周期差构建时间数字转换器,对第一级输出的高斯抖动进行量化,通过数字化模块输出随机比特。在时间数字转换器运行过程中,第一级流水线已经重新启动累积下一个阶段的抖动,减少了空闲时间,提高了真随机数的质量和效率。在Xilinx Atrix-7平台进行了验证,该结构的硬件资源仅消耗了25个LUTs和13个DFFs,获得高达32.55 Mb/s的吞吐量。

基于等效采样时钟jitter的精确测量

提出了关于时钟jitter的一种新的测量方法。该方法是在等效采样的基础上,对采样信号做平均,平均后的信号就是原采样信号与时钟jitter的概率密度函数(PDF)的卷积,所以理论上时钟jitter可以通过对平均的信号进行反卷积得到,而实际操作中反卷积很难得到。按等效采样间隔把卷积离散化为一个线性卷积的形式,从而在最小方差意义上给出了时钟jitter概率密度函数反卷积的结果。这种方法不仅可以给出时钟jitter的均方差,同时也给出了时钟jitter的分布,实现了某种意义上jitter的精确测量。

基于ADC的时钟jitter测试平台的研究

本文实现了一种利用高速模数转换器(ADC)采样测量时钟jitter的硬件测试平台。文中针对高速、高分辨ADC的特性,导出时钟Jitter对输出码密度的影响,根据这层关系可以反推出时钟Jitter的大小。同时介绍了如何在硬件上产生高速、可以控制的时钟jitter。最后通过ModelSim和Matlab对这个平台进行仿真分析,结果表明这种方法不需要高性能仪器,且具有高分辨和低时耗等特点。

基于碳基500nm工艺的双采样真随机数发生器

碳纳米管场效应晶体管(CNTFET)因其极小的尺寸、超高的载流子迁移率、准一维结构的弹道输运等特性,顺应了未来集成电路高集成化和微型化的发展趋势。基于课题组构建的500 nm碳基工艺设计包,设计了一款真随机数发生器(TRNG)。碳基真随机数发生器利用慢时钟振荡器对快时钟振荡器进行采样获取随机源,通过在慢时钟振荡器中添加电阻热噪声以增加环形振荡器的相位抖动,经单比特频数测试、重叠子序列检测等随机性测试,证实本设计提高了熵源的非相关性与不可预测性。碳基真随机数发生器的最高工作频率达到7.04 MHz,功耗为1.98 mW,版图面积为2.3 mm×1.5 mm。输出序列通过了随机性检验,适用于现代密码系统的纳米级芯片。

数字音频传输系统的时钟同步

归纳了数字音频传输系统中常用的时钟信号,针对常见的时钟同步问题提出相应解决方式及措施,主要探讨了同步时钟系统的主时钟选择、异步时钟系统间的信号互通及基于云平台的音视频同步技术,以及解决时钟抖动引起的量化误差的方法。

面向高性能计算机光互连的低抖动Retimer电路

随着通信带宽的大幅提升,低抖动作为多场景应用中信号传输质量的关键指标,已成为信号完整性研究的重要方向。56 Gbaud的Retimer芯片是高性能计算机光互连数据传输的关键核心芯片,其抖动性能也制约着光模块高性能计算机的整体性能。针对传统高速Retimer芯片抖动性能低的难题,首次提出了数据速率超过100 Gbps的低抖动Retimer电路。Retimer电路基于CDR+PLL架构,集成在光纤中继器中,具有均衡和全速率重定时功能;采用抖动消除的滤波电路,能在高噪声输入信号下取得良好的输出数据抖动性能,为解决传统Retimer直接采样转发导致输出数据抖动大的问题提供了技术支持。采用TSMC 28 nm CMOS工艺完成了基于CDR+PLL架构的低抖动Retimer电路设计。仿真结果表明,当输入112 Gbps PAM4时,Retimer的输出数据抖动为741 fs,相比于传统Retimer结构降低了31.4%。

时钟缓冲器附加抖动分析

附加抖动是时钟缓冲器的一项关键指标。从相位噪声的角度对附加抖动计算公式进行了理论推导,证明了附加抖动计算公式的正确性。通过对时钟缓冲器的实际测试,从实测角度对附加抖动计算公式的推导进行了验证。结合附加抖动计算公式,给出了时钟缓冲器附加抖动测试中的注意事项,以保证测试结果的准确性。

相位噪声对数字阵列波束合成的影响研究

为了分析相位噪声对于数字阵列波束合成性能的影响,通过对比阵列激励误差和热噪声建模,并考虑阵列本振复用结构,建立了相位噪声在数字波束合成中的概率数学模型。主要针对均匀线性阵列推导得到了引入相位噪声的波束合成信噪比与功率方向图表达式。基于得到的闭式表达式,通过数值仿真分析了不同相位噪声值和本振复用结构的阵列性能,验证了以下结论:本振分布化程度的提高能够获得空间主波束方向信噪比和瞬时动态增益,但同时会相应抬高副瓣电平并造成调零回填,从而恶化阵列空域抗干扰能力。

一种适用于伪码连续波雷达的测量波动优化方法

面向空间交会对接任务中高精度测量需求,针对现有伪码连续波主动应答式双向测量系统中采样时钟偏差引入测量波动问题,提出了一种基于多级滤波的测量波动优化方法.仿真结果证明,经过多级滤波后,测量波动的峰值降低了两个数量级,得到了有效抑制.暗室的实测数据结果进一步验证了优化方法的有效性.

2.2 GHz锁相环集成电路

为满足高速数据传输系统对高速低抖动采样时钟的需求,通过Simulink行为级建模验证和Cadence工具设计仿真,基于TSMC 180 nm BCD工艺设计制造了2.2 GHz电荷泵锁相环芯片,并进行了测试。锁相环电路在电荷泵中采用带反馈运算放大器的低漏电流结构,获得精准稳定的充放电电流;在压控振荡器中采用具有对称负载特性的延时单元及带反馈的自偏置电路,提高抗噪声能力。锁相环在1.8 V工作电压下,输入基准时钟为50 MHz时,功耗为32 mW,输出时钟频率为2.2 GHz,均方根抖动为1 ps;在1 MHz频率偏移量下,相位噪声为-87.84 dBc/Hz;在10 MHz频率偏移量下,相位噪声为-112.55 dBc/Hz。测试结果表明,所设计的锁相环电路可稳定输出低噪声的2.2 GHz时钟信号。

一种基于有限脉冲响应滤波器的时钟倍频器设计

本文提出了一种基于有限脉冲响应(Finite Impulse Response,FIR)滤波器的时钟倍频与抖动消除电路.相比传统时钟倍频器所采用的锁相环(Phase Locked Loop,PLL)或延迟锁定环(Delay-Locked Loop,DLL)技术,本文所设计的倍频电路通过FIR滤波器原理来产生高精度的时钟相位,并利用新型过零检测电路来产生输出时钟脉冲,在明显降低时钟抖动的同时还实现了倍频器的快速锁定,且在功耗及面积成本上也更为经济.本设计采用SMIC 0.18μm CMOS工艺实现后,设置输入时钟频率为32 MHz时,在锁定时间小于1.5个时钟周期的情况下实现了5倍频输出,输入时钟抖动也从43.6 ps RMS降低至24.6 ps RMS,由此验证了设计的合理性和实用性.

一种低抖动时钟稳定电路的抖动分析仿真

流水线型模数转换器(Pipeline ADC)中采样时钟的占空比和抖动(jitter)会对Pipeline ADC的有效位数以及信噪比有着显著的影响。因此,该文提出一种包含时钟缓冲器、时钟沿合成电路、RC积分检测器和可控电流源反相器的低抖动时钟占空比调整电路,并对电路抖动设计及其仿真方式做了具体阐述。该电路基于TSMC 0.18μm CMOS工艺设计,经过版图后仿真后,结果表明,该电路能将20~150 MHz频率范围内、占空比为20%~80%之间的输入时钟精确调整到50%占空比,精度在±1%,输出时钟下降沿附加抖动在150 fs以内。将其应用在16 bit、80 MHz Pipeline ADC中,ADC输入信号为200 MHz时,系统信噪比能够达到71 dB。

高速交替/并行数据采集系统时钟研究

研究了交替/并行数据采集系统中采样时钟抖动、采样时钟偏差、高速ADC量化误差与采集系统信噪比的关系.通过对采样数据的一级近似以及合理的假设,推导出了信噪比的数学表达式.用建立的仿真模型验证了数学表达式.结果表明,在输入信号频率较高时,信噪比以20 dB/10倍频下降,时钟抖动等效均方值决定了20 dB/10倍频下降的起始位置.

时钟抖动对ADC变换性能影响的仿真与研究

从理论上分析了时钟抖动(clock jitter)对模数变换器(analog to digital con verter,ADC)的信噪比和无伪波动态范围(spurious free dynamic range,SFDR)等指标的影响.使用Labview在计算机上建立ADC仿真系统,并用 Analog Devices公司的AD6644设计了两套电路,对采样时钟抖动不同的 AD6644 的变换性能进行实际测量,分析了实测结果,还进行了对比仿真实验,并和理论分析互相验证.结果显示时钟抖动严重影响ADC的 SNR, 采样频率越高,影响越大,但会改善 SFDR.理论分析、仿真和实际测量的结果为高速、高精度 ADC电路的设计和芯片选型提供了很好的参考.

高速低抖动时钟稳定电路设计

基于0．18μmCMOSMixedSignal工艺，设计实现了用于高速ADC的低抖动时钟稳定电路。在传统延迟锁相环结构（DLL）时钟电路研究基础上进行改进：设计基于Rs锁存器的新型鉴相器，消除传统鉴相器相位误差积累效应；采用连续时间积分器取代电荷泵进行时钟占空比检测，减小由于电荷泵充放电电流不一致而导致的误差。芯片面积为0．339mm×0．314mm，后仿真结果表明，在20～150MHz宽采样频率范围内，实现10％～90％占空比的输入时钟自动调整至（50±0．15）％，且锁定时间小于100ns，抖动为0．00127ps@150MHz，满足高速高精度ADC时钟性能要求。

应用于高速数据采集系统的超低抖动时钟电路

分析了高速数据采集系统对采样时钟抖动的要求,给出了时钟相位噪声和时钟抖动的转换关系;采用HITTITE的HMC1035LP6GE频率综合芯片作为主芯片,设计了时钟生成电路,2500 MHz输出时钟抖动测量值90 fs(整数工作模式,输入频率100 MHz,鉴相频率100 MHz,环路滤波带宽127 kHz,积分区间[10 kHz,10 MHz])。对比时钟生成电路在各种工作模式下的性能,给出了对应的设计指南。

高速数据采集系统时钟抖动研究

研究了数据采集系统时钟抖动、ADC量化噪声以及ADC微分非线性与信噪比的关系.通过合理的假设,利用自相关和功率谱密度的关系,推导出了信噪比与抖动和噪声的数学公式.并建立仿真模型,验证该公式.结果表明,在输入信号频率比较高的时候,信噪比以20 dB/倍频下降,时钟抖动决定了20 dB/倍频下降的起始位置.

采样时钟抖动对伪码测距精度的影响

在皮卫星的伪码再生测距中,大量采用数字信号处理技术.而皮卫星体积小、功耗低特点决定只能采用较低指标的晶振源和简化的处理电路,两者带来的A/D采样时钟抖动会影响伪码跟踪环的跟踪性能,进而降低测距精度.分析了A/D采样时钟抖动在伪码测距处理过程中的噪声模型,并对码跟踪环的跟踪性能的影响进行了分析,仿真结果显示A/D采样时钟抖动、采样位数和中频共同作用影响伪码测距精度.

一种应用于TDC的低抖动延迟锁相环电路设计

本文采用双延迟线和防错锁控制结构,结合对电荷泵等关键模块版图对称性的匹配控制,设计了一种针对(Time-to-Digital Converter,TDC)应用的宽动态锁定范围、低静态相位误差延迟锁相环(Delay-Locked Loop,DLL)电路.基于TSMC 0.35μm CMOS工艺,完成了电路的仿真和流片验证.测试结果表明,DLL频率锁定范围为40MHz-200MHz;静态相位误差161ps@125MHz;在无噪声输入的理想时钟驱动下,200MHz频率点下的峰-峰值抖动最大为85.3ps,均方根抖动最大为9.44ps,可满足亚纳秒级时间分辨的TDC应用需求.