基于静态权值组合集成模型的WSN时钟偏差估计

针对无线传感器网络(WSN)时钟同步精度低、复杂度高等问题,提出了一种基于静态权值组合集成模型的时钟偏差预测方法。对传感器节点的时间戳观测值进行有放回抽样,将面向回归问题的Ada Boost.RT集成学习算法的误差函数和阈值调整方法进行改进,并以改进的Ada Boost.RT算法作为集成框架,采用DPNN作为弱学习机构建集成局域模型对时间偏差进行有效预测。实验表明,对于长期预测,Ada Boost.RT模型和改进型Ada Boost.RT模型的预测效果相对于DPNN全局模型提升了20%。此外,在长期观测和短期观测两种情况下,Ada Boost.RT改进型模型的预测效果要优于Ada Boost.RT模型,能够更有效地减小时间估计偏差。

Flip-around结构高速采样保持电路的设计

分析了Flip-around结构采样保持电路产生失真的原因。采用增加哑开关管的自举开关,消除与输入有关的电荷注入和时钟馈通;采用增益增强技术,提高运算放大器的直流增益,并通过调整辅助运放的负载电容大小,实现主运放建立时间特性的优化。设计了一个Flip-around结构的高速采样保持电路;对电路各模块进行了功能仿真,给出了整个采样保持电路的仿真结果。

10 bit 80 Msample/s流水线ADC的电路级设计

实现了0.18μmCMOS模拟工艺、1.8V电源电压下10位分辨率、80MHz采样率的流水线ADC的电路级设计,采用栅压自举的采样开关和增益提升运放保证ADC的精度;采用复位结构的SHC和MDAC消除运放失调电压的影响;采用动态比较器并优化每级电容以降低功耗.当输入信号幅度为1Vpp时,ADC在整个量化范围内无失码,当输入信号频率为39MHz时,可获得71.6dB的无失真动态范围和60.56dB的信噪失真比.

差分时钟增益提高型N通道带通滤波器设计

针对传统N通道滤波器存在增益以及时钟的偶次谐波对滤波性能产生不利影响的问题,利用增益提高技术和差分时钟技术提出了一种增益提高型、时钟偶次谐波消除的N通道带通滤波器。在TSMC 90 nm工艺参数和1.2 V电源电压下对其进行Spectre模拟。结果表明,滤波器的增益高于9.8 d B,中心频率可调范围为0.2~2.2 GHz,S11>10 d B,IIP3>11 d B,阻带抑制为26 d B。电路结构简单,仅由反向器、开关和电容组成,且易于集成。

一种可用于12位分段电阻型数模转换器的开关栅压自举电路的设计

本文分析了影响CMOS互补开关性能的主要因素,针对12位分段电阻型数模转换器(DAC)对传输开关导通电阻的要求,设计了一种工作在3.3V电源电压下的开关栅压自举电路。该电路产生的时钟信号将作为DAC中传输VDD/2附近电压时的CMOS互补开关的控制电压。基于CSMC 0.18μm DB BCD工艺,采用spectre对电路进行了仿真。仿真结果显示,由该电路产生的时钟信号所控制的CMOS采样开关有较高的可靠性和较小的导通电阻。