用LabVIEW FPGA模块实现不同时钟域的数据连续传输

为了解决基于LabVIEW FPGA模块的DMA FIFO深度设定不当带来的数据不连续问题,结合LabVIEW FPGA的编程特点和DMA FIFO的工作原理,提出了一种设定FIFO深度的方法。对FIFO不同深度的实验表明,采用该方法设定的FIFO深度能够比较好地满足系统对数据连续传输的要求。研究结果对深入展开研究和工程设计具有一定的指导意义。

异步FIFO的设计与验证

多时钟域设计的一个难题是如何避免亚稳态的产生。异步FIFO是一种不同时钟域之间传递数据的常用方法。避免亚稳态问题及空满控制信号的产生是异步FIFO设计的两个难题。传统的异步FIFO设计采用同步读写地址后比较产生空满标志的方法,面积大、工作频率低。针对这些问题,文章提出了一种新的异步FIFO设计方案,它改进格雷编码电路,提高异步FIFO的工作频率,用先比较读写地址产生空满标志,再同步到相应时钟域的方法避免使用大量的同步寄存器,减小面积空间。EDA综合及FPGA验证的结果均表明,改进后异步FIFO的性能有了显著提高。

异步FIFO的模型检验方法

跨时钟域(Clock Domain Crossing,CDC)设计和验证是SOC系统芯片设计的关键问题。讨论了异步FIFO的模型检验方法,利用模型检验工具SMV,建立了异步FIFO的有限状态机模型,使用时序逻辑LTL对该模型和属性进行了描述和验证。实验结果达到要求,同时表明该方法是行之有效的。与传统的模拟和仿真等验证方法相比较,模型检验具有能够自动进行、验证速度快、不用书写测试激励等优点。

FPGA设计中的亚稳态问题及其预防方法研究

由于在复杂FPGA(Field Programmable Gate Array,现场可编程门阵列)设计中存在跨时钟域,通常会产生亚稳态现象。为有效地预防和解决该问题,分析FPGA设计中亚稳态的产生机理及其对数字信号处理系统的影响。根据不同的信号同步类型,针对单比特电平信号、脉冲信号和边沿信号,分别给出基于触发器级联的跨时钟域信号同步方法;针对并行信号,提出基于异步FIFO(First In First Out,先进先出队列)和握手协议的跨时钟域同步方法;并通过仿真手段分析信号同步方法的有效性及其适用范围。结果表明:这些方法能够正确有效地完成跨时钟域信号同步,预防可能出现的亚稳态问题,从而提高复杂FPGA设计的可靠性和稳定性。

ASIC中的异步FIFO的实现

绝大部分ASIC设计工程师在实际工作中都会遇到多时钟域设计的问题,多时钟域设计的一个难题是如何避免亚稳态的产生。异步FIFO是一种不同时钟域之间传递数据的常用方法。避免亚稳态问题及空满控制信号的产生是异步FIFO设计的两个关键。本文针对异步时序产生的问题提出了一种新的异步FIFO设计方案。用这样一个异步FIFO模块实现FPGA内部不同时钟系统之间的数据接口,它们之间不需要互相握手,只需跟接口FIFO模块进行交互就可以了,使设计变得非常简单和容易。此异步FIFO基于Altera公司的Cyclone系列实现的,采用VHDL语言设计,通过对设计进行简单的修改,即可用于各种不同的系统的设计,经过充分测试和优化,该异步FIFO运行稳定,占用FPGA内部资源也非常少。

基于FPGA的圆光栅编码器数据采集系统设计

介绍了一种基于FPGA的圆光栅编码器数据采集系统的设计方法。通过分析圆光栅的实际工作情况,将系统分为三大模块,详细阐述了滤波模块实现消除高频信号干扰,计数模块实现四倍频、辨向与脉冲计数,以及数据通信模块实现跨时钟域数据传输功能的具体方法。最后通过Modelsim仿真验证了系统设计的可行性与可靠性。本系统具有高集成、可扩展、便于移植的特点,可广泛应用于相关领域。

多时钟域数据传递的FPGA实现

分析了多时钟域数据传递设计中亚稳态的产生以及对整个电路性能和功能的影响,以一款异步并行通信接口芯片的设计为例,详细描述了采用同步器、FIFO实现8位并行数据到16位并行数据的两时钟域异步转换的过程。电路在XilinxISE6.0环境下用Modelsim5.7进行了逻辑仿真,结果表明系统稳定可靠。

基于DSP+FPGA的嵌入式图像处理系统设计

为满足数据量大、算法复杂度高的应用需求,使用高性能DSP完成复杂图像算法处理,FPGA作为协处理器,完成图像采集、存储和显示等功能,构建了一种高性能的嵌入式图像处理系统。DSP和FPGA通过EMIF接口实现了高速无缝互联。采用三重缓冲读写机制解决了采集和显示的异步时钟域问题及算法处理时间不确定的问题。介绍了基于BIOS和NDK开发的C6455软件流程,展示了该系统图像处理算法运行周期的统计结果。该系统运行稳定可靠,具有较高的实用价值。

一种多输入情况下FPGA跨时钟域的解决方法

采用异步FIFO是解决多比特数据跨时钟域传递的一种有效方法。在异步FFIO的基础之上提出一种通过扩展FIFO位宽,实现伴随门控信息与数据同时转换的新方法。与传统方法相比较,新方法具有更好的同步性。

FPGA设计中跨时钟域信号同步方法

随着FPGA系统设计的复杂化,系统内部的各个功能模块往往需要工作在不同频率的异步时钟域中,因此系统内核心功能模块与外设的通信设计无法避免地会涉及到跨时钟域的数据与信号的传递问题。尽管跨时钟域的同步问题并不属于FPGA系统设计领域的新问题,但是随着多时钟域系统的常见化和复杂化,使得跨时钟域同步这一要求具备了新的重要意义。在对跨时钟域设计中容易出现的亚稳态现象及其造成的影响进行简要概述与分析的基础上,为了减小亚稳态发生的概率和降低系统对亚稳态错误的敏感程度,提出了四种跨时钟域同步的解决方案,较为详细地阐述了设计方案,对设计进行了评估与分析,并给出了优化设计。

基于FPGA的“龙鳞”通信模块跨时钟域验证实践

由于现场可编程逻辑门阵列(FPGA)功能实现的多元化,往往会出现不同时钟域的信号.不同时钟域的信号进行交互,若不进行同步处理,经常会产生数据丢失、时序错误等问题,所以跨时钟域检查对FPGA功能实现特别重要.本文主要阐述了在开展"龙鳞"平台通信模块FPGA软件验证与确认工作中跨时钟域检查的测试流程和方法,对跨时钟异常进行分类,分析通信模块FPGA软件的跨时钟异常并提供解决方案,为FPGA测试工程师提供一种测试思路.

基于FPGA的硬盘数据恢复仪的实现

本文针对硬盘发生故障导致数据丢失的情况,采用FPGA设计了硬盘数据恢复仪,它能够根据用户输入的文件名自动查找到该文件,并且通过异步FIFO和DMA传输到备份硬盘上,实现故障硬盘的数据快速恢复。

FPGA跨时钟域信号同步设计方法研究

随着FPGA功能越来越复杂,其内部设计经常包含多个异步时钟,将FPGA分割为多个时钟域,不同时钟域之间进行的数据和信号通信引入了跨时钟域问题。本文主要阐述了跨时钟域设计常见问题、跨时钟域信号同步方案,在此基础上从验证工程师角度出发,介绍了如何进行跨时钟域验证的方法和步骤,为更好地进行跨时钟域分析提供了一种思路。

关于异步FIFO设计的探讨

在两个不同时钟域中传送数据时,异步先进先出(FIFO,F irst In F irstOut)通常被用来保证数据传送的安全性。将某一个时钟域中的数据安全地传送到另一个时钟域中,需要多异步时钟设计技术。关于FIFO设计方法的报道有很多,但我们很难分析其正确性。文章较为详细地介绍了利用格雷码指针实现不同时钟域数据传输的FIFO设计。

基于FPGA的通用多路视频输入处理系统设计

为了解决多路视频并行输入缓冲处理问题,提出了一种以FPGA为核心的通用多路视频输入处理系统。通过规划对应的多时钟域处理方案,建立适用的视频缓冲控制模式,为后续实现视频缩放拼接、画中画显示等功能提供解决方案。借助该视频缓冲控制模式,本系统实现四进一出视频拼接、画中画叠加等显示功能,在12.5 GB/s存储带宽条件下支持1080P 60帧视频格式下的4路视频输入和1路输出处理。

基于国产FPGA的网络平台跨时钟域设计方法

针对关键电子元器件“卡脖子”问题,采用国产FPGA设计了网络平台。FPGA工作频率高,功能需求复杂,外围器件多样,给FPGA设计带来了更多要求,其中跨时钟域设计问题显得尤为重要。因此,结合工程实践,针对单比特控制信号和多比特并行信号分别提出了合理的跨时钟域同步方法,并给出了性能测试结果,对网络通信相关领域的FPGA设计实现具有借鉴意义。

基于I^2S接口的FPGA的音频数据传输

4K原始数据转换成4路3G-SDI,需对音、视频进行分别处理。本文设计了一种I^2S音频数据处理电路,以I^2S协议为基础,使用HV2芯片和FPGA开发板,实现I^2S音频数据的传输,解决跨时钟域传输数据的问题。利用CTS生成器改善电源抑制,降低输出抖动和噪声性能。仿真测试表明音频数据能够被完整的传输。

基于FPGA的异步跨时钟域设计

针对在FPGA的设计中异步跨时钟域设计经常出现时序不满足的问题,提出了一种异步时钟跨时钟域的设计方法。通过对FPGA底层硬件芯片的理解进行verilog程序的写作,能够有效防止FPGA在跨时钟域设计时出现的时序不满足而引起的问题。仿真及实验结果表明,该设计方法能够有效防止跨时钟域出错的情况出现。

FPGA在数据重排中的跨时钟处理

数据重排是雷达信号处理的关键步骤,但是面临着数据量大、实时性高及接口复杂等特点,本文采用FPGA和DDR3的硬件架构,灵活地使用乒乓操作、异步FIFO及相关信号的状态反压等控制技巧,提出了一种跨多时钟域处理的设计,通过仿真分析和板卡实测,能满足新体制雷达大批量信号处理需求。

使用FIFO完成数据传输与同步(中)

将数据从一个时钟域同步至另一个时钟域,常用的两个方法为:1、使用握手(handshake)信号;2、使用FIFO。使用握手方法的缺点是传递及辩识用于数据传输的所有握手信号所需的潜伏时间(latency)会增加延迟并降低传输效率。因此时钟域之间传递数据最常用的方法是使用FIFO。异步FIFO的运作(operation)方法是:数据从一个时钟域写入FIFO,该数据从另一个时钟域自FIFO读出。本文讨论两种异步FIFO的设计技巧:1、比较同步指针;2、比较异步指针。