数字BPM时钟锁相电路的设计与实现

为实现数字BPM时钟系统的锁相,设计了一种基于锁相环同步原理的低抖动、低相位噪声的时钟同步系统。根据锁相环电路工作原理,对数字BPM时钟同步系统的硬件及固件程序进行了设计,实现了外部输入时钟信号与系统内部产生的主工作时钟信号的锁相,并且时钟信号输出的频率及相位均可调整以满足后端ADC采样的要求。测试结果表明,设计可以完成对一定频率范围内变化的外部输入时钟信号的锁相,输出时钟信号抖动满足束流实验要求,为数字BPM后续算法研究提供了基础。

基于误差分析的变电站高精度时钟产生新方法

针对全球定位系统(GPS)接收机输出时钟和晶振时钟在实际应用中存在的问题,建立了相应的误差模型,在误差估计的基础上,提出了一种全新的高精度同步时钟产生方法。基于该方案的同步时钟装置可以根据GPS时钟和晶振时钟的运行误差状况,选择适当的工作方式,保证在各种工况下均能输出高精度同步时钟,显著提高了同步时钟的可靠性。该同步时钟装置具有高精度秒脉冲及实时的时间报文输出,能够很好地用于实现变电站的统一对时。

高性能同步相量测量装置守时钟研制

同步相量测量装置(PMU)可靠工作的关键是作为同步采样脉冲源的全球定位系统(GPS) 的秒脉冲的可靠性。针对由于气候、故障及其他因素可能造成秒脉冲失效的情况,采用数字锁相环 技术,利用复杂可编程逻辑器件(CPLD)及高精度晶振,研制了一种高性能的PMU守时钟。GPS 信号正常时,守时钟跟踪输入的秒脉冲;秒脉冲失效时,守时钟则提供一定误差范围内与秒脉冲同 步的替代信号。文中分析了其性能,通过仿真和实验进行了验证。

数字锁相环在位同步提取中的应用

在数字通信中,为保证信息传输和交换的正确,各种数字模块的时钟应该具有相同的频率,否则在数据传输中会产生滑动、误码,直至通信中断。本文详细论述了基于FPGA技术实现数据码流位同步时钟信号的提取,以及电路模块的工作原理、关键技术和实现途径,并通过了软件仿真。

TMR计算系统中的容错锁相同步时钟电路

以数字锁相技术为基础。研制出用于ＴＭＲ计算系统的容错同步时钟电路。该电路工作稳定、具有完善的容错功能并达到相当高程度的时钟同步水平，在１０～３０ＭＨｚ频率范围工作时，４个冗余时钟模块之间的最大相位差都小于５ｎｓ，叙述了容错同步时钟电路的工作原理和设计原则，并对引起冗余模块间相位差的各种因素进行了分析。

一种SDH光纤传输系统设备时钟的研究与实现

介绍了一种具有很高频率和相位稳定度的 SDH设备时钟的构成及设计原理 ,并给出了有关的测试结果 ,测试结果表明 ,该 SDH设备时钟对时钟基准具有很好的跟踪特性。

基于FPGA的数字信号传输性能分析仪

文中分析的FPGA系统以数字电路为核心,由数字信号发生器、低通滤波器、加法器、伪随机信号发生器、数字信号分析电路组成。并通过对系统方案的对比,以及电路、软件的分析与设计,针对数据率误差、伪随机码误差、眼图和眼幅度均进行了实测,检测结果显示误差值均在允许范围内。

基于多源授时原理的高精度同步时钟研究

随着我国智能电网建设进程的不断推进,需要保证各种电力设备以及自动化系统都在同一基准时间下运行,因此保证授时系统的可靠、稳定、精确授时是当前的主要目标。针对当前所存在的问题,本文提出一种基于多源授时的高精度同步时钟授时方案,在正常状态下通过北斗时钟与GPS时钟提供授时信号,并针对两者的授时信号的可靠性进行主授时源的选择,通过卫星秒时钟同步晶振秒时钟,并通过数字锁相环模块进行信号误差处理,最终实现高精度同步时钟输出。

应用于CDR电路的DPLL设计与实现

数字锁相环(DPLL)技术在数字通信、无线电电子学等众多领域得到了极为广泛的应用,利用DPLL可以从串行位流数据中恢复出接收位同步时钟。时钟数据恢复(CDR)电路是同步光纤系统中的核心部件,性能优越的锁相环电路对CDR电路的实现有着极其关键的作用。本文介绍了一种全数字化CDR电路的设计。仿真和实验测试结果表明,该CDR电路可以对相位变化快速同步,尤其对突发数据的时钟恢复,相位抖动的消除有效。

专用BPM时号接收机的研究

介绍了电力系统同步时钟所需ＢＰＭ时号接收机的研制过程。由于采用了锁相频率合成技术，运用电磁兼容理论，从而解决了普通接收机存在的频率漂移，抗干扰能力差的主要问题。经联机测试，达到满意的结果。

CMOS2.5 Gb/s时钟恢复电路设计

设计采用0.35μm CMOS工艺来实现一款CMOS2.5 Gb/s时钟恢复电路。由于0.35μm CMOS工艺的限制,采用了预处理电路加锁相环的电路结构。这种电路结构有利于单片集成且工作速度高。预处理器主要有延迟单元、乘法器和窄带滤波电路构成,可以从NRZ数据中得到时钟信号。锁相环采用二阶的模拟锁相环结构,鉴相器采用Gilbert乘法器,环路滤波器采用无源滤波器,VCO采用3级环形振荡器。

导航频率源的同步与控制

时间频率系统是卫星导航系统的重要组成部分,国内外的卫星导航系统均采用原子钟组作为频率源。介绍了国内导航系统频率源的同步与控制方案,采用国产原子钟和主备原子钟的冗余设计,分别利用相位同步控制法和频率同步控制法进行相位同步控制和频率同步控制。对方案中存在的两个问题,主备钟切换时相位跳变和原子钟跳频时不易被发现,提出了解决方法。对提高导航频率源的稳定度和准确度,有一定的工程指导意义。

位同步时钟提取电路的设计与实现

该设计方案分析信号在模拟信道传输的情况下,实现了基于FPGA的位同步时钟的提取。其中,整形电路利用滞回比较器,提高系统的抗干扰能力;高低电平计数取平均设计解决了前级电路导致的高低电平宽度不同的问题,提高了提取时钟的准确性和稳定度。通过测量,提取的位同步时钟误差小于1%,且其抖动小于一个位同步周期的10%。

一种全数字时钟数据恢复电路的设计与实现

时钟数据恢复(CDR)电路是数据传输系统的重要组成部分。对于突发的数据传输,传统的锁相环法很难达到其快速同步的要求。对此,文中提出一种改进型超前滞后锁相环法的全数字时钟恢复算法,与同类电路比较,具有数据码率捕获范围宽、捕获时间短的优点。文中还介绍了用FPGA来完成该电路设计。理论分析、仿真和实际测试表明,对非归零码,该电路的码率捕获范围5～20MHz,20MHz码率时相位抖动容限为2ns。