面向高帧率CMOS图像传感器的12位列级全差分SAR/SS ADC设计

针对高帧率CMOS图像传感器的应用需求,提出一种结合逐次逼近型(Successive Approximation Register,SAR)和单斜坡(Single Slope,SS)结构的混合型模拟数字转换器(Analog to Digital Converter,ADC)。该ADC的分辨率为12位,其中SAR ADC实现高6位量化,SS ADC实现低6位量化。该ADC采用了全差分结构消除采样开关的固定失调并减少非线性误差,同时在SAR ADC中采用了异步逻辑电路进一步缩短转换周期。采用110 nm 1P4M CMOS工艺对该电路进行了设计和版图实现,后仿真结果表明,在20 MHz的时钟下,转换周期仅为3.3μs,无杂散动态范围为77.12 dB,信噪失真比为67.38 dB,有效位数为10.90位。

DAC,ADC电路的仿真实验研究

利用EDA技术进行复杂实验的研究与开发,是改革传统数字电路实验教学模式的有效途径,能帮助学生熟悉和掌握先进的电路实验方法和技能。通过实例分析和实验结果对比,能较快掌握在实践中广泛应用但在做硬件实验中效果不佳的DAC,ADC电路的原理、性能、应用和测试方法。

一种16位110 dB无杂散动态范围的低功耗SAR ADC

该文设计了一款16位、转换速率为625 kS/s的逐次逼近寄存器型模数转换器(SAR ADC)。改进的采样保持电路结构,优化了采样线性度和噪声性能。采用分段结构设计电容型数模转换器并使用混合方式的电容切换方案,减小面积和能耗。利用扰动注入技术提升ADC的线性度。比较器采用两级积分型预放大器减小噪声,利用输出失调存储技术及优化的电路设计减小了比较器失调电压和失调校准引入的噪声,优化并提升了比较器速度。芯片采用CMOS 0.18μm工艺设计和流片,ADC核心面积为1.15 mm^(2)。测试结果表明,在1 kHz正弦信号输入下,ADC差分输入峰峰值幅度达8.8 V,信纳比为85.9 dB,无杂散动态范围为110 dB,微分非线性为-0.27/+0.32 LSB,积分非线性为-0.58/+0.53 LSB,功耗为4.31 mW。

基于V93000的SoC中端口非测试复用的ADC和DAC IP核性能测试方案

SoC(System-on-a-Chip)芯片设计中,由于芯片测试引脚数目的限制以及基于芯片性能的考虑,通常有一些端口不能进行测试复用的IP(Intellectual Property)核将不可避免地被集成在SoC芯片当中.对于端口非测试复用IP核,由于其端口不能被直接连接到ATE(Automatic Test Equipment)设备的测试通道上,由此,对端口非测试复用IP核的测试将是对SoC芯片进行测试的一个重要挑战.在本文当中,我们分别提出了一种基于V93000测试仪对端口非测试复用ADC(Analog-to-Digital Converter)以及DAC(Digita-l to-Analog Converter)IP核的性能参数测试方法.对于端口非测试复用ADC和DAC IP核,首先分别为他们开发测试程序并利用V93000通过SoC芯片的EMIF(External Memory Interface)总线对其进行配置.在对ADC和DAC IP核进行配置以后,就可以通过V93000捕获ADC IP核采样得到的数字代码以及通过V93000采样DAC IP核转换得到的模拟电压值,并由此计算ADC以及DAC IP核的性能参数.实验结果表明,本文分别提出的针对端口非测试复用ADC以及DAC IP核测试方案非常有效.

多路ADC,DAC在空空导弹发射架自动测试系统中的应用

本文简要介绍了利用多路ADC,DAC构成空空导弹发射架自动测试系统接口的方法,并对其在系统中的工作原理进行了描述,最后给出了在单片机应用系统中的PLM控制程序。

基于Labview和FPGA的国产化ADC\DAC通用测试平台的设计与实现

随着我国电子信息技术水平在国际领域的不断提高,在面临来自美国等电子设计领域强国的频繁挑衅背景下,近年来,我国在集成电路设计方面具备自主可控能力已迫在眉睫。本文阐述了国产ADC\DAC的测试原理方法,重点讲述基于Labview和FPGA构建的通用测试平台的高速ADC测试方法,实现了快速、高可靠、低成本的辅助测试系统。最后,使用本系统对国产化器件进行测试,并给出了测试结果。

ADC、DAC 静态特性全自动测量标准装置

本文介绍一种模数、数模转换器静态特性自动测量标准装置和它的构成技术。该装置通过多个ＣＰＵ和计算机控制，可以实现全自动的测量。该装置采用组合放大器和组合ＤＡＣ技术构成２４ｂｉｔｓ标准ＤＡＣ，使之具有很小的微分线性误差、积分线性误差、零点误差和增益误差。实际测量速度为４０Ｈｚ～２５ｋＨｚ。

一种用于SAR ADC的高能效高面效DAC（英文）

数模转换器(DAC)是逐次逼近型模数转换器(SAR ADC)能耗的重要来源之一.为了降低DAC能耗,提出一种高能效高面效DAC结构,该结构包含四个子DAC.在DAC转换过程中,通过采用附加步技术,使同边的两个子DAC结合产生所需要的DAC输出电压.而且,子DAC结合可使所需的单位电容数量减少,能耗降低.仿真结果表明,相比于传统的DAC结构,文中提出的DAC结构可降低99.89%的能耗,节省96.875%的单位电容数量.

具有ADC和DAC的MP3解码器

介绍了ＭＰ３解码器的特性、工作原理和应用电路。针对ＭＰ３解码器高精度和低功耗的技术要求，在片内使用一个新型３２位浮点ＤＳＰ核和高效率电源管理技术。

一种用于16位流水线ADC的多比特子DAC电容失配校准方法

多比特子DAC的电容失配误差在流水线AIX:输出中引入非线性误差,不仅严重降低AEK、转换精腰.而且通常的校准技术无法对非线性误差进行校准.针对这种情况,本文提出了一种用于16位流水线ADC的多比特子DAC电容失配校准方法.该设计误差提取方案在流片后测试得到电容失配误差.进而计算不同输入情况下电容失配导致的MDAC输出误差,根据后级的误差补偿电路将误差转换为卡乏准码并存储在芯片中,对电容失配导致的流水级输出误差进行校准.仿真结果表明.卡《准后信噪失真比SINAD为93.34 dB.无杂散动态范围SFDR为117.86 dB,有效精度EN()B从12.63 bit提高到15.26 bit.

基于片上ADC/DAC实现精度可调ADC的方法

在数据采集系统中,由于成本限制和系统其他模块功能要求,系统中MCU的ADC精度有时无法满足系统测量精度要求。基于上述原因,提出一种利用MCU自带的10位ADC和DAC,结合运放、电容、电阻等元件搭建的外围硬件电路,实现将MCU自带的ADC转换为精度可调的ADC。软件设计是通过校正方法减小由硬件导致的ADC测量误差。实验结果表明,该系统可实现10～20位精度可调的ADC,测量精度最高可提高1 024倍,能够满足大多数情况下的测量精度要求。

基于非均匀量化ADC/DAC的IMDD-UMFC系统性能提升

提出了一种在强度调制/直接检测(IM/DD)通用滤波多载波(UMFC)系统中提升系统误差向量幅度(EVM)以及误码率(BER)性能的新方案.在这一方案中,使用了非均匀量化DAC来减少量化误差(SQNR).通过仿真,在10-Gb/s,16-OQAM调制的UMFC系统(4和5位DAC,光纤传输距离为20km)中验证了该方案的可行性.仿真结果显示,相较于均匀量化的方式,文章提出的方案能极大地提升系统性能.在相同的系统性能下,基于信号分布的量化方式所需求的位比特分辨率比均匀量化方式少一位.

基于FPGA的多通道ADC采集及DAC回放设计

在电子通信以及自动化等应用领域中,系统终端信号多以模拟量的形式直观存在并使用,因此模拟量采集和回放电路的设计尤为重要。由于各系统对采集数据的速度、精度和可靠性指标的要求不同,现提出一种基于FPGA的多通道ADC模拟量采集及DAC回放电路的设计。重点介绍了以5CEFA2F23CB规格的FPGA作为核心处理器,以Verilog HDL语言实现的采集和回放电路的设计过程,并分别采用SignalTap逻辑分析仪和示波器对数据进行捕获、分析和验证。系统运行稳定可靠,功能完整实现,效率和精度高,可扩展性强。

一种可校正的12位C2C电容阵列混合结构SAR ADC

提出了一种可校正的12位C2C电容阵列混合结构逐次逼近型模数转换器(SAR ADC),其数模转换器(DAC)由低6位分裂式C2C DAC阵列与高6位二进制DAC阵列构成。提出的混合结构DAC既解决了中高精度二进制SAR ADC中总电容过大的问题,又避免了分段式二进制DAC分数值桥接电容无法与单位电容形成匹配的问题。该结构能显著降低整个ADC的动态功耗。此外,将高位终端电容和低2~6位量化电容拆分成相等的两个电容,引入冗余量,使得该ADC的电容权重可以被校准,降低了电容失配以及寄生电容的影响。最后,为了避免电容上极板复位信号因电容阵列容值大而导致的延时偏大问题,采用高6位DAC采样的方式,并在高6位DAC中引入单位电容大小的终端电容,弥补了参考电压区间不完整的缺陷。仿真结果显示,在1.5 V电压下,该ADC总体功耗仅为111.84μW,ENOB为12.49位,SFDR为91.46 dB,SNDR为76.97 dB。

置换式DAC和ADC及实现对数压缩率的方法

提出了一种电阻链置换式分级并行转换的新原理,由此产生了置换式DAC和ADC:(1)置换式DAC,通过m级×n位电阻链的置换,直接将数字信号转换成模拟电压信号,而不要转换成权电流的中间环节,其电流仅需当前DAC的电流的1/2m×n;(2)置换式ADC,以组成m级×n位ADC为例,仅需一套n位的全并行式ADC,直接将模拟电压信号转换成数字信号;(3)可以构造出对数置换式ADC和DAC,远优于当前采用的A压缩律和μ压缩律的ADC。在语音通信中构造出8位对数压缩律的ADC,在信号动态范围为100 dB的条件下,对数置换式ADC的信噪比高达31.2 dB。

用于WLAN(802.11b)基带处理器芯片组的高速ADC及DAC的测试

简要介绍了清华大学微电子研究所设计的用于WLAN(802.11b)基带处理器芯片组的高速ADC及DAC,以及爱德万测试如何使用WVFG/WVFD实现高速ADC蛐DAC的测试。

ADC和DAC技术在TD-SCDMA基站中应用分析

针对TD-SCDMA中的空口部分关键指标要求(输出信号的功率要求、输出信号的动态范围要求、多载波输出信号的峰均比要求、输入信号动态范围、接收机参考灵敏度要求、输入信号的抗阻塞要求)对设计实现中ADC、DAC需要的位数要求进行分析。

ADC和DAC工作原理比较和发展现状

本文从现代电子技术应用角度出发,介绍模数和数模转换器的技术,包括工作原理、特性的对比、主要技术指标及发展应用。重点介绍各类转换器的特性和工作原理及典型应用。在参考近几年器件手册和最新技术资料的基础上,挑选出几种器件,举例说明它们的应用。器件中包括了高速、高分辨率、低功耗、对数、数字电位器、Σ-Δ转换器等各类转换器。

微机在ADC、DAC调整测试中的应用

简述了微机应用于ＡＤＣ、ＤＡＣ测试的意义和基本概念，介绍了几种应用于不同场合的测试方法。

一种应用于10 MHz 8位SAR ADC的分段式DAC电路设计

为了实现8位高性能的SAR ADC,设计了一种应用于8位SAR ADC的分段式结构DAC电路。采用二进制电容阵列,减小电容取值范围,有效提高精度,同时加快电容充放电速度,有效降低功耗,减小面积和成本。采用SMIC 65 nm CMOS工艺,工作于1.2 V电源电压,10 MHz采样频率,使用Cadence公司Spectre系列软件对设计的电路进行仿真。仿真结果显示,该分段式DAC电路可以有效实现8位数模转换,已成功应用于8位SAR ADC。