基于CORDIC算法的DDFS实现研究

介绍了CORDIC(坐标旋转数字计算机)算法实现直接数字频率合成器(DDFS)中相位到正弦幅度转换的原理,提出了一种优化的基于CORDIC算法的DDFS的FPGA(现场可编程门阵列)结构,并对其中的关键部件CORDIC处理器的结构进行了较详细的描述.该结构在一定的输出精度下可以达到较好的无杂散动态范围(SFDR),同时需要的硬件资源较少,便于FPGA实现.

基于非线性逼近法的QDDFS新构架

本文将三角近似法和非线性逼近法相结合,提出了一种高压缩比的设计方案.并对该设计方案进行了详细的理论分析和参数优化,在16 bit的QDDFS系统中,压缩比达到了655.36∶1,并且无失真动态范围(SFDR)优于96dBc,最后给出了本方案的详细结构.

基于DDFS的SPWM电路的研究与开发

以变频串联谐振高压试验装置为背景,介绍了利用数字频率合成(DDFS)技术实现SPWM的工作原理,从应用的角度阐述了基于CPLD的正弦脉宽调制(SPW M)数字触发电路的设计,既简化了硬件电路的设计与系统开销,又解决了正弦波波形精度随频率的增加而减小的问题。

利用SOPC实现DDFS技术的超低频函数信号发生器

为了设计高分辨率、频率切换相位连续、频率覆盖系数达到106的超低频函数信号发生器,提出了直接数字频率合成DDFS技术,可以合成频率可控的任意波形;以SOPC实现系统设计,利用FPGA实现数字逻辑功能,在LPM_ROM中放入波形数据表,用NIOSII嵌入式软核微处理器实现波形选择、数据处理,输出正弦波、方波、三角波、锯齿波并显示其频率、幅度和相位;测试表明,系统稳定,具有输出波形任意化、低频范围宽和频率精度高的特点。

一种基于DDFS技术的曼彻斯特码时钟提取及解码电路

为解决现有曼彻斯特解码中需要加同步头、时钟抖动带来的相位模糊等问题,提出一种新型曼彻斯特解码时钟提取和解码电路.该系统采用DDFS(直接数字频率合成)技术,通过粗同步、细同步分别进行捕获(测量码率)和相位跟踪(锁相).仿真和实验结果表明,该系统在信噪比大于2.4 d B下可以准确的提取时钟和正确解码.

基于65nmCMOS工艺的3.4GHz高速高分辨率DDFS设计与实现

设计了一种集成数字内核和数模转换器(DAC)的高速、高分辨率直接数字频率合成器(DDFS)。其核心模块相幅转换器采用混合坐标旋转数字计算(CORDIC)算法,以缩短幅度计算的时钟周期,减少硬件消耗。DDFS电路采用多路并行结构,以降低核心运算模块的工作频率,采用多级交织采样实现低速信号到高速信号的采样,再将数据合成输出。DAC的设计采用温度计编码和二进制编码混合方式实现内部编码,采用双路归零编码方式实现信号输出。采用数字校准模块调整数字和模拟时钟的相位,确保信号从数字内核到DAC的正确采样。基于65 nm 1P8M CMOS工艺完成DDFS芯片的设计和流片,芯片面积为3.5 mm×4.7 mm。经测试在3.4 GHz的时钟频率下,输出信号频率约为1.36 GHz,窄带无杂散动态范围(SFDR)为89.75 dB;宽带SFDR为39.61 dB。

DDFS Sunderland算法的改进

本文介绍了直接数字频率合成器(DDFS:Direct Digital Frequency Synthesizer)的基本工作原理、主要误差源及改善方法,在此基础上着重讨论了压缩数据以等效增加数据容量的Sunderland算法,并提出了一种改进的数据分割方法,可以在杂散和ROM容量之间取得一个最优值,Matlab仿真结果验证了这一点。

基于四线逼近法的DDFS高压缩比算法

为了提高直接数字频率合成(DDFS)技术的资源利用率,文中结合三角对称、泰勒多项式逼近和四线逼近原理,给出相位至幅度映射表的压缩算法的数学模型.以增加4个加法器为代价,使压缩比提高到128∶1,并利用LabView计算工具对整个算法进行了建模、优化和验证.仿真表明:映射表采用该算法设计的DDFS最大信号波形失真度为0.38656%,最大幅度量化误差小于同类算法.

抖动处理对直接数字频率合成(DDFS)波形频谱的改善

实际的DDFS系统中,由于波表（WFT）宽度和深度的限制,会带来幅度上的舍入误差和相位上的截断误差。舍入误差在频谱中的接近白噪声,而相位截断误差在频谱上表现为一个个独立的谱线。针对相位截断误差的特点,采用相位数据加入抖动的方法可以对合成波形质量加以改善。仿真表明,采用适当的抖动处理后,合成波形的无杂散动态范围（SFDR）得到10～20 d B的改善;在一定的WFT深度下,随着加入抖动信号幅度的变化,合成波形的SFDR有一个最大值。意味着在一个基本DDFS系统中,可以用很小的硬件开销就可以得到10～20 d B的波形质量改善。

应用C8051F007的单片插补DDFS超低频任意波形信号源

提出采用C80 5 1F0 0 7单片机存储波形、实时计算波形插值点并输出模拟电压信号波形的插补DDFS超低频任意波形信号源的单片设计。该信号源电路结构简单、工作可靠 ,输出频率调节步进小、范围宽且准确稳定 ,输出波形质量高 ,适用于地质勘探、大型建筑及设备振动测试分析的标定与仿真。

基于FPGA的低杂散小容量DDFS设计

研究传统的DDFS频谱杂散分量,分析了杂散分量的来源和传统相位抖动除噪技术的缺点,提出了对相位舍入分解进行Taylor展开的DDFS改进结构。同时该结构采用循环相位累加器等结构,降低了杂散分量,提高了频率精度,压缩了ROM的容量。FPGA上的实现表明该结构能有效降低杂散,能使SDFR比采用相位抖动除噪的方法扩大30 dB,同时ROM的容量比传统结构压缩了4倍以上。

基于DDFS的波形发生器的设计与实现

介绍用AT89C51和CPLD芯片为核心部件,基于DDFS原理,辅以必要的模拟电路并利用Keil C和VHDL语言编写软件,实现正弦波、方波、三角波、锯齿波和由用户编辑的任意波形的输出功能。

基于DDFS和恒精度测频法的等效采样系统设计

设计一个基于DDFS原理和恒精度测频方法的等效采样系统。该系统通过恒精度测频方法测量被测信号频率,并通过对被测信号频率的计算,利用DDFS原理产生精确的等效采样频率,通过多周期的低速采样点还原被测高频信号。系统以FPGA为核心控制器,完成了各个模块的协调同步工作,最后实现了一个等效采样示波器的主要功能。

基于DE2和FPGA的DDFS设计

基于DE2系统和QuartusⅡ软件,设计直接数字频率合成技术(Direct Digital Frequency Synthesizer,DDFS)的FPGA原型系统.设计中以VHDL实现DDFS所需的关键功能模块;将任意波形数据储存于定制的波形存储器中;利用嵌入式锁相环和分频器调节时钟频率;利用DE2中ADV7123内含的D/A转换器周而复始地将存储器内数字信号转换为波形模拟信号输出.仿真和实测表明了该设计的有效性和准确性,希望成为进一步深入研究和深化EDA实验教学环节的有效向导.

改善DDFS+PLL频率合成器噪声性能的一种方案

本文在介绍当前通信系统中广泛采用的几种频率合成技术的基础上，针对ＤＤＦＳ＋数字ＰＬＬ频率合成器中的ＤＤＦＳ输出噪声被数字倍频环放大从而影响频率合成器的噪声性能的问题，提出一种改进的方案。

基于CPLD和DDFS技术的多波形信号发生器设计

本设计利用EDA开发平台,采用可编程逻辑器件CPLD,利用FDDS技术,以VHDL语言为设计基础,使信号发生器的硬件功能可通过编程来实现0~5V的正弦波、三角波、方波和锯齿波信号.从而大大地节省了硬件开销和软件的编程难度,进而实现了一种性能较高的信号发生器.与模拟信号发生器相比,该系统具有波形稳定、精确度高、抗干扰性能力强、轻便、现场可编程、使用方便等特点.

基于泰勒级数线性插值的DDFS研究

直接数字频率合成器是信号源的核心,也是目前的一个研究热点。本文介绍了直接数字频率合成器(direct digital frequency synthesizer,DDFS)的工作原理;详细介绍了基于泰勒级数的线性插值法减少ROM使用量的原理,研究了基于该方法的直接数字频率合成器的实现电路。对电路原理进行了分析并进行了仿真,仿真结果验证了基于泰勒级数的线性插值法可有效的减少ROM的使用量。最后分析并讨论了电路各参数对DDFS频谱纯度的影响。

相位加扰对DDFS合成频谱的改善

DDFS系统中,由于波表容量的限制,带来了相位截断误差。同时,有限的数据宽度也会带来舍入误差。相位截断误差和舍入误差在频谱中的分布特点是不同的。针对相位截断误差的特点,采用相位加扰可以对合成波形质量加以改善。仿真表明,采用适当的加扰幅度后,合成波形的SFDR得到约10～20dB的改善。

基于CBIC的DDFS设计

通过基于标准单元CBIC设计流程,利用多级流水线技术和函数对称性算法,设计并优化了一种基于ROM结构的直接数字频率综合器(DDFS)。经VCS仿真测试和DC约束综合,该设计工作频率可达175MHz,具有面积小,功耗低等优点。能作为一个IP核,方便地集成到信号发生器、相控雷达、调频通信、声纳系统、软件无线电等领域应用。

基于FPGA的DDFS函数信号发生器设计

FPGA的可编程属性使得其在通信系统设计中使用越来越频繁,文章采用DDFS算法技术,以模拟电路为基础架构,完成了一个多种波形输出、高精度的数字信号发生器设计。且设计了以单片机加LCD、按键为输入控制及实时显示的最小系统,可以手动输入选择输出如方波、正弦波及三角波等任意频率可变的信号。