基于Rocket-IO的串行DDR实现和评估

由于FPGA的IO端口数量有限,导致FPGA往往只能搭载少量DDR存储器,限制了大数据应用的内存容量.本文通过对传统DDR存储器接口的改进,利用多种串行接口协议实现了存储数据的高速传输,有效地提升了存储容量.实验中,我们利用少量的IO资源实现了4倍的容量扩展,并且对比评估了不同高速串行接口协议的实现,为基于串行接口的DDR设计实现提供了有益的参考.

WAN路由器备份链路的设计与实现

阐述了广域网链路之一—— DDR的工作原理 ,提出了一种设计思路并且加以实现 ,并说明了配置文件、拨号过程跟踪和链路速率检测的工作过程。该方法具有较好的实用性 。

吉比特数据链路层协议的设计与实现

针对利用DDR接口进行互联的网络系统,设计了一种吉比特(Gbps)数据链路协议,详细描述了协议如何解决数据链路协议必需解决的一般性问题和该特定网络系统所带来的新问题,介绍了协议是如何帮助系统完成数据通信的,并给出了该协议采用FPGA技术的实现方法以及系统的测试结果。

ADSP TS201链路口通信的FPGA实现

AD公司的TS201 DSP系列可通过其特有的链路口实现高速通信,为使不具备此接口的设备也能与TS201进行链路通讯,采用FPGA实现数据在链路口与其他并行接口之间的传输,即128位并行模式和4位通信模式之间的转换。设计选用Xilinx公司的Virtex4系列的FPGA,它具有低功耗差分(LVDS)模式,双倍数据速率(DDR)寄存器以及嵌入式先进先出(FIFO)存储器等功能,更适合于此设计。在ISE和Modelsim等辅助工具的帮助下,使用VHDL语言编程,分析和优化整个设计,最终完成设计。可实现接收链路时钟频率为500 MHz,发送链路时钟频率为400 MHz。