利用FPGA实现DDR存储器控制器

DDRSDRAM以双倍的数据速率已成为存储器的主流,但目前广泛应用的微处理器和数字信号处理器并不支持DDRSDRAM。该文介绍一种通用DDRSRAM控制器的设计,以解决目前所存在的微处理器与DDRSDRAM之间的接口问题。

高速DDR3存储控制器的时钟偏差控制和优化

基于65nm工艺,完成了高性能海量处理器芯片中的高速DDR3存储控制器的物理设计.重点介绍了DDR3存储控制器物理设计中的布图布局设计和时钟树设计,并针对EDA工具自动生成时钟树导致的DDR3PHY域内总线时钟偏差较大问题,提出并实现精确手动干预关键时钟路径上的时钟树设计优化方法,并进一步采用寄存器逻辑优化方式,成功将DDR3PHY域内总线时钟偏差控制在30ps内,满足设计要求的性能.

一种基于DDR高速图像缓存的实现

提出了基于 DDR 存储器的高速 FIFO 图像缓存方案,降低了用户接口的设计难度,实现了高速缓存的容量扩展,并成功应用于工程项目。本文设计中使用16bit 数据位宽的 DDR 器件,创新地实现了行猝发的操作模式,极大地提高了数据吞吐量。在工作时钟为100MHz 的条件下实现了平均缓存速度高达360MB/s,接近理论峰值数据吞吐量400MB/s。