DDR2在肺癌中的研究进展

肺癌由于恶性程度高、易侵袭转移、治疗效果差、预后差,仍是全球致死率最高的癌症之一,至今还没有非常有效的诊断和治疗方法,阐明肺癌的潜在发病机制对于开发新的有效诊断及预后生物标志物和疗法至关重要。盘状蛋白结构域受体(DDRs),包括DDR1和DDR2,是跨膜受体酪氨酸激酶超家族的特殊类型。DDR2的异常表达和突变已在多种癌症中报道,参与多种肿瘤生物学行为,因此DDR2是近年来的研究热点之一。本综述总结了目前对DDR2的研究进展,强调了DDR2在肺癌发生和进展中的关键作用以及靶向DDR2在肺癌中的潜在治疗价值。

基于FPGA和DDR2的通用信号采集系统研究

在进行通用信号采集时,针对大容量、高频率的常见信号的采样需求持续存在。本文基于FPGA嵌入式系统的研究方法,设计通用信号高速采集系统,通过设计采集电路、编写FPGA程序、使用DDR2内存提高数据存储效率,实现通用信号的高速采集、存储与传输。系统搭建了通用信号高速采集硬件系统平台,设计信号的调理电路以及A/D转换电路,根据通用信号高速采集系统的需求设计了采集数据的缓存机制。本系统实现了2种采样速率下对通用信号的高速采集功能,采集数据具有很好的准确性,满足大容量、高频率的通用信号的采样要求。

心肌成纤维细胞DDR2对整合素β1调控的机制研究

目的探究心肌成纤维细胞盘状结构域受体(discoid domain receptor 2,DDR2)对于整合素(integrin)β1表达的调控分子机制。方法体外培养成年SD大鼠心肌成纤维细胞,使用RNA干扰和高表达载体分别下调和上调DDR2的表达,Western blot法检测血管紧张素Ⅱ(angiogensinⅡ,AngⅡ)作用细胞后其整合素β1、细胞外信号调节蛋白激酶(extracellular signal-regulated kinase,Erk1/2)和转化生长因子-β1(transforming growth factor-β1,TGF-β1)的表达水平。其后使用Erk1/2的特异性抑制剂PD98059以及TGF-β1的RNA干扰阻断相应信号通路,Western blot法再次检测AngⅡ刺激细胞后整合素β1的表达变化。结果AngⅡ可以上调心肌成纤维细胞DDR2以及整合素β1的表达水平。DDR2的RNA干扰可以阻断AngⅡ引起的心肌成纤维细胞整合素β1的升高效应,同时降低了磷酸化Erk1/2(p-Erk1/2)和TGF-β1的表达水平。使用Erk1/2的特异性抑制剂PD98059可以削弱AngⅡ引起的心肌成纤维细胞TGF-β1和整合素β1的升高效应,而TGF-β1的RNA干扰可以削弱AngⅡ引起的心肌成纤维细胞整合素β1的升高效应。高表达DDR2可以显著性升高TGF-β1和整合素β1的表达水平,而TGF-β1的RNA干扰可以削弱DDR2上调引起的心肌成纤维细胞整合素β1的升高效应。结论AngⅡ通过DDR2-Erk1/2-TGF-β1信号途径调控心肌成纤维细胞整合素β1的表达水平,该信号途径可能在心肌损伤后结构改建中起着重要作用。

基于DDR2 SDRAM的高速数据缓存技术研究

针对高速数据传输系统中,图像数据采集的速率越来越高,而存储速率有限的问题,提出一种基于DDR2 SDRAM高速数据缓存技术。采用FPGA为主控制器,接收高速图像数据后写入DDR2 SDRAM缓存,在发送周期的空闲时间将数据读出并匹配存储设备的接收速率。为了简化对DDR2 SDRAM的操作,使用ISE软件的存储接口生成工具(MIG)生成DDR2 IP核,实现了在250 MHz时钟下对DDR2 SDRAM的读/写操作,经验证,数据无丢帧无误码,设计稳定可靠。

基于DDR2 SDRAM缓存的CMOS图像数据采集与传输系统

设计并实现了一套由大面阵CMOS图像传感器、FPGA、DDR2 SDRAM、ARM和PC机组成的CMOS图像数据采集与传输系统。该系统利用高数据带宽、大容量的DDR2 SDRAM存储器适时地对CMOS图像数据进行缓存,然后经以太网传输至PC机,从而完成图像的存储、处理和显示。DDR2 SDRAM存储器的引入,增强了整个成像系统的灵活性和可扩充性。实测显示该系统能够满足对高端COMS图像传感器LUPA-4000进行远程控制和数据传输的要求。

基于DDR2 SDRAM的高速大容量异步FIFO的设计与实现

为了解决高速实时系统中海量数据的缓存问题,提出了一种基于DDR2 SDRAM的高速大容量异步FIFO设计方案。首先介绍了DDR2 SDRAM控制器和片上FIFO的原理与实现方法,基于DDR2 SDRAM的高带宽和分时复用技术设计了FIFO控制器的工作机制,最后深入分析了FIFO控制器各部分的工作原理并对其进行了实验。经过测试,基于DDR2 SDRAM的FIFO实现了最高475MHz的总线速率,8～256位的总线位宽,2GB最大数据容量。该FIFO可以解决高速海量数据缓存的问题,在工程应用中有显著的参考价值。

DDR2 SDRAM控制器的设计与实现

本文介绍了DDR2SDR AM的基本特征,并给出了一种DD R2SDRAM控制器的设计方法,详述了其基本结构和设计思想,并使用Altera公司的FPGA器件Stratix EP2S30F672C3进行了实现和验证,同时给出了设计与实现中应注意的若干问题。

基于Verilog HDL的DDR2 SDRAM控制器设计

文章对适用DDR2 SDRAM控制器的结构、接口和时序进行了深入研究与分析,总结出一些控制器的关键技术特性,然后采用了自顶向下(TOP-DOWN)的设计方法,用Verilog硬件描述语言实现控制器,随后在Modelsi m6.1上通过软件功能仿真,用Synopsys公司的DC进行综合,通过Altera公司的FPGA进行硬件验证,结果表明控制器能完全胜任对DDR2 SDRAM的控制。

高速图像处理系统中DDR2-SDRAM接口的设计

为了满足高速图像处理系统中需要高接口带宽和大容量存储的目的,采用了FPGA外接DDR2-SDRAM的设计方法,提出一种基于VHDL语言的DDR2-SDRAM控制器的方案,针对高速图像处理系统中的具体情况,在Xilinx的ML506开发板上搭建了简单的图像处理系统平台并进行了连续读/写标准VGA格式图像数据的实验,在显示端得到了清晰不掉帧的图像结果,具有结构简单和高速存取图像的特点。

一种高性能DDR2控制器的设计与实现

DDR2是由JEDEC制定的新一代DDR内存技术标准。本文深入研究了DDR2的特点和规范,设计并实现了一个支持体并发和Openpage调度策略的高性能DDR2控制器。性能评测结果表明,所设计和实现的DDR2控制器能有效提高访存带宽,降低访存延迟。

基于DDR2SDRAM乒乓双缓冲的高速数据收发系统设计

在高速数据收发系统设计中,首先需要解决的问题是实时数据的高速缓存,然而FPGA内部有限的存储资源无法满足海量数据缓存的要求。为了解决系统中海量数据的缓存问题,系统创新提出了一种基于DDR2 SDRAM的乒乓双缓冲设计方案。方案设计了两路基于DDR2 SDRAM的大容量异步FIFO,通过FPGA内部选择逻辑实现两条通路间的乒乓操作,从而实现数据的高速缓存。实验结果表明,基于DDR2 SDRAM的数据收发系统实现了每路512 Mbit的缓存空间和200 MHz的总线速率,解决了海量数据的高速缓存问题。

基于DDR2的高速图像数据传输系统设计

在高速图像数据传输系统中,针对图像数据"高吞吐量"与"大容量"数据缓存的应用需求,提出了一种基于DDR2 SDRAM的高速图像数据传输系统设计方案。为了满足图像数据的高吞吐率要求和数据缓存的大容量需求,采用了FPGA内部FIFO资源搭配片外DDR2的分级缓存机制;为了方便对图像数据的读写与地址的管理,对DDR2内部存储空间进行了重新分布。经测试,该系统可在上位机实时显示图像数据,且稳定可靠。

DDR2 SDRAM控制器接口的FPGA设计及实现

DDR2 SDRAM是第二代双倍数据传输速率同步动态随机存储器,以其大容量、高速率和良好的兼容性得到了广泛应用;DDR2芯片的控制较为复杂,为了解决DDR2芯片的驱动及功能验证问题,在介绍了其特点和工作机制的基础上,提出了一种简化的工作流程图,进而给出该控制器的总体设计、FPGA器件的引脚分配及验证方法;其中验证方法采用Verilog HDL,硬件描述语言构建了DDR2控制器IP软核的测试平台,通过ModelSim软件对DDR2仿真模型测试无误后,再使用QuartusII软件的嵌入式逻辑分析仪工具SignalTap II抓取FPGA开发板实时信号;开发板上的验证结果表明:DDR2芯片初始化成功;其引脚上有稳定的读写数据;在双沿时钟频率200 MHz下,写入数据和读出数据一致。故DDR2控制器设计达到要求,且控制器接口简单、工作稳定、移植性强。

基于FPGA与DDR2 SDRAM的大容量异步FIFO缓存设计

为了满足高速实时数据采集系统对所采集海量数据进行缓存的要求,通过研究FIFO的基本工作原理,利用FPGA和DDR2 SDRAM设计了一种高速大容量异步FIFO。使用Xilinx提供的存储器接口生成器(MIG)实现FPGA与DDR2的存储器接口,并结合片上FIFO和相应的控制模块完成FIFO的基本框架结构。详细介绍了各个组成模块的功能和原理,并设计了专门的测试模块。

一种基于DSO的DDR2深存储设计

深存储是数字示波器三大性能指标之一,应用DDR2能够提高数字示波器的存储深度。基于DSO的DDR2深存储技术,本文设计了由1GbitDDR2实现最大128MB存储深度的深存储系统,重点介绍了设计的整体思想,时钟控制设计以及DDR2数据读写控制等关键技术;同时,给出了DDR2深存储后的信号实时采集数据的实验结果并作了详细的分析。

DDR2和IFITM1在非小细胞肺癌中的表达及临床意义

目的:探讨DDR2和IFITM1在非小细胞肺癌中的表达及临床意义。方法:选取135例非小细胞肺癌组织和癌旁组织,免疫组织化学法检测组织中DDR2和IFITM1蛋白表达,分析DDR2和IFITM1表达与患者临床病理特征之间关系,Spearman相关分析法分析非小细胞肺癌组织中DDR2和IFITM1表达相关性,Kaplan-Meier法评估DDR2和IFITM1表达与非小细胞肺癌患者生存期的关系,Cox回归模型分析影响患者预后因素。结果:与癌旁组织相比,非小细胞肺癌组织中DDR2和IFITM1蛋白阳性表达率均显著提高(P<0.05),且两者表达具有高度一致性。肿瘤分化程度越低、TNM分期越高及淋巴结转移时DDR2和IFITM1蛋白阳性表达率越高(P<0.05)。DDR2阳性表达患者3年生存率为40.00%,显著低于阴性表达患者63.33%(P<0.05);IFITM1阳性表达者3年生存率36.00%显著低于阴性表达患者54.35%(P<0.05)。DDR2和IFITM1均是影响患者预后的独立因素。结论:非小细胞肺癌组织中DDR2和IFITM1均异常表达,两者参与该疾病的发展过程,与患者预后不良相关,对预后评估有一定参考价值。

LPDDR2在LTE终端的PCB叠层结构设计

研究了长期演进(LTE)终端的印刷电路板(PCB)叠层设计过程及工程上常用的材料规格,并讨论了叠层结构对阻抗、信号回路的影响。分析了在设计带有低功耗双倍数据速率(LPDDR2)芯片的LTE终端电路板时如何根据阻抗的需要设计叠层结构,并结合实际工艺制作的情况,重点提出在设计叠层结构时应注意参数改变问题,分析了参数改变的原因及解决方法。

Xilinx DDR2 IP核控制器设计

提出一种便于用户操作并能快速运用到产品的DDR2控制器IP核的FPGA实现,使用户不需要了解DDR2的原理和操作方式的情况下,依然可以通过IP核控制DDR2。简单介绍了DDR2的特点和操作原理,并对DDR2控制器的IP核进行了模块化的划分,分析了每个模块的功能。强调了用户接口功能的完善,并介绍了IP核的操作流程,使每个用户都能轻松的使用该IP核。

高效能,低功耗DDR2控制器的硬件实现

随着SoC芯片内部总线带宽的需求增加,内存控制器的吞吐性能受到诸多挑战。针对提升带宽性能的问题,可以从两个方面考虑,一个办法是将内存控制器直接跟芯片内部几个主要占用带宽的模块连接,还要能够对多个通道进行智能仲裁,让他们的沟通不必经过内部的AMBA总线,甚至设计者可以利用高效能的AXI总线来加快SoC的模块之间的数据传输。另一个办法就是分析DDR2SDRAM的特性后设计出带有命令调度能力的控制器来减少读写次数,自然就能够降低SoC芯片的功耗,为了节能的考虑还要设计自动省电机制。本文为研究DDR2SDRAM控制器性能的提升提供良好的思路。

人DDR2基因pShuttle-CMV穿梭载体的构建及表达

目的:构建带有flag标签的人DDR2 pShuttle-CMV载体,检测其真核表达并观察DDR2分子的亚细胞分布.方法:以含有人全长DDR2cDNA的质粒为模板,用PCR方法扩增DDR2基因的C-端(DDR2-C),并在其C末端带上含24bp的flag标签,NcoI/EcoRV酶切后亚克隆入含有DDR2全长序列的pMD18-T载体,即替换掉原有DDR2序列的C-端,引入flag标签,测序正确后再克隆入pShuttle-CMV表达载体,酶切鉴定正确后采用脂质体法瞬时转染HEK293细胞,West-ern Blot检测DDR2-flag在细胞中的表达.瞬时转染Hela细胞,通过间接免疫荧光法观察DDR2分子在细胞内的分布情况.结果:测序及酶切显示DDR2-flag/pShuttle-CMV载体构建符合预期;脂质体法转染HEK293细胞,24h后用Western Blot方法检测到目的蛋白的表达;对转染了目的载体的细胞应用FITC标记的抗体进行间接免疫荧光实验,激光共聚焦显微镜观察到DDR2分子主要分布于细胞质与细胞膜.结论:成功构建并表达了C-末端带flag标签的DDR2真核表达载体,使其在真核细胞中表达,并观察到其亚细胞分布.