面向高性能众核处理器的超频DDR4访存结构设计

从高性能众核处理器的多路DDR4嵌入式工程应用出发,设计一种高密度DDR4串推互连结构,提出一种基于不同激励码型的仿真分析方法。采用双面盲孔印制板工艺折叠串推访存结构设计,解决地址组信号概率性出错问题。在压力测试环境下实测读/写信号波形良好,支持信号超频可靠传输,标称2666 Mbps的DDR4存储颗粒可以在3000 Mbps速率下长时间稳定运行。已在神威E级原型机等多台套大型计算装备研发中得到规模化推广应用,产生了良好的技术效益。

基于88F6281的高性能嵌入式系统设计

以微处理器88F6281为核心,设计一种基于DDR2存储技术并可挂接硬盘的嵌入式系统平台。针对高频电路对信号完整性的严格要求,从电路原理与印制电路板2个方面设计该平台的主存、硬盘接口、电源等子系统。测试结果表明,该平台具有较高的性能,且稳定可靠,适合对系统性能和存储容量有较高要求的各类嵌入式应用。

基于DDR模组阵列的超高速数字图像存储技术

为了实现光电跟踪测量系统高精度测量中图像数据的超高速实时存储,提出了基于双数据率(DDR)模组阵列的超高速数字图像存储方案。采用大容量DDR双列直插式内存模组(DIMM)阵列作存储介质,现场可编程门阵列(FPGA)作DDR模组阵列控制器,设计了存储系统。介绍了存储系统的总体设计框图,给出了DDR模组阵列控制器的各模块设计和图像数据的输入、输出方法。测试中完成了数据速率为1 000 MB/s的高速图像实时存储;分析表明其最高数据存储速率可达1 828 MB/s,可满足光电跟踪测量系统高精度测量对高帧频、大靶面图像传感器输出图像数据超高速实时存储的需求。

基于比特重排的减少机顶盒芯片DDR接口SSN的方法

封装电感引起的SSN(Simultaneous Switching Noise,同步开关噪音)效应阻碍低成本QFP(Quad Flat Package,四方型扁平式封装)封装的机顶盒芯片的DDR SDRAM(Double Data Rate Static Random Access Memory,双速率静态随机访问存储器,DDR)接口的传输频率.本文利用视频数据的相关性,及DDR颗粒的数据比特可以任意交换的特点,提出对DDR接口数据进行数据比特重排的方法来降低SSN效应.视频解码器使用到的数据在二维空间上高度相关.在DDR接口版图设计时将高比特位的数据与低比特位的数据在空间上交错放置,可使得DDR接口的电流分布更加平衡,减少通过封装寄生电感的平均电流,最终减少SSN.本文提出的方法成功用于台积电55rm工艺高清机顶盒芯片的设计.QFP封装的样片的DDR接口传输速率达到1066Mbps.

基于ANSYS的DDR4 SDRAM信号完整性仿真方法研究

半导体技术快速发展,双倍数据速率同步动态随机存取存储器(Double Data Rata Synchronous Dynamic Random Access Memory,DDR SDRAM)的信号完整性问题已成为设计难点。文中提出了一种基于ANSYS软件和IBIS 5.0模型的DDR4 SDRAM信号完整性仿真方法。利用IBIS 5.0模型中增加的复合电流(Composite Current)、同步开关输出电流等数据,对DDR4 SDRAM高速电路板的信号完整性进行更准确的仿真分析。仿真结果表明:高速信号在经过印制板走线和器件封装后,信号摆幅和眼图都有明显恶化;在仿真电路的电源上增加去耦电容后,信号抖动和收发端同步开关噪声(Synchronous Switching Noise,SSN)都得到明显改善;在不加去耦电容的情况下,将输入信号由PRBS码换成DBI信号,接收端的同步开关噪声有所改善,器件功耗可以降为原来的一半。

基于DDR2 SDRAM的短周期存储方法

为了实现某高速实时系统中的大量数据存储需求,提出了一种基于双倍速率同步动态随机存储器的短周期存储方法.概述了双倍速率同步动态随机存储器控制器的读、写操作基本原理.为了解决数据持续性交替读入和写出存储器且存取顺序不一致的实际问题,设计了一种短周期存储方法.按照数据存取方式的不同可分为单次突发和多次突发2种模式,其中少行多列的存储结构可使多次突发模式下短周期读写速度进一步提高.对基于双倍速率同步动态随机存储器的短周期存储方法进行了性能分析和功能仿真,结果表明,多次突发模式下的短周期存储方法可以少量的现场可编程门阵列片上存储资源和较高的数据读写速率实现存储需求.

一种基于新体系结构的空间固态记录器原型系统

为适应未来对地观测卫星系统对数据吞吐速率和通信带宽的增长需求,本文提出并实现了一种基于新体系结构的,由若干存储模块依靠高速串行互连构成的空间固态记录器原型系统.存储模块采用DDR SDRAM提高吞吐率,配置高速串行接口完成模块间互连,利用单数据总线、双地址总线的存储拓扑结构增加模块内部存储容量,并使用可编程逻辑器件FPGA管理和控制存储资源.同时,应用多层次通信接口协议保证通信链路质量.单模块存储容量可达8GB,访存带宽可达3.2GBps,物理通信带宽高达25Gbps.模块间的高速串行链路误码率可低于10-11.

视频图像采集及网络传输系统的设计

为满足特殊行业对高分辨率视频监控的需求,设计一种基于FPGA(Field Programmable Gate Array)的视频图像采集及网络传输系统。采用IIC(Intel-Integrated Circuit)协议,利用FPGA实现对图像传感器寄存器的配置,图像传感器输出分辨率为1 024×768、帧率为8 Hz、16位数字YCbCr的视频信号至FPGA,FPGA对接收的视频信号按照4 Hz的帧率进行采样存储。采用DDR SDRAM存储器作为帧缓存,接收的视频信号通过FPGA内部的以太网控制器模块打包成以太网数据帧格式,通过物理层芯片接口模块发送到外部物理层芯片,图像传感器采集的视频数据可通过以太网进行远距离传输。该系统设计采用VHDL(Very-High-Speed Integrat-ed Circuit Hardware Description Language)语言实现,并在Xilinx FPGA上验证。验证结果表明,该系统可有效传输高分辨率视频图像。

基于Siwave与ADS的高频仿真

在DDR2(Double Data Rate 2)存储器的供电网络和信号传输网络设计中,由于存储器的工作频率很高,所以不可避免的会遇到高频完整性问题。借助Siwave软件对相关电源网络,进行谐振分析和阻抗分析;借助ADS(Advanced Design System)软件对信号网络,进行S参数和IBIS(Input/Output Buffer Information Specification)接口分析。在频率高于100 MHz时,电源阻抗大于2Ω,信号噪声也超过300 mV。通过添加去耦电容、改动走线等方法,能够减小阻抗,抑制信号噪声,把电源和信号噪声控制在5%以内。

一种避免页迁移的混合内存页管理策略

相变存储器(Phase-change Memory,PCM)具有非易失性、能耗低、密度大等诸多优点,将成为下一代主流存储器.然而,相变存储器的写操作速度慢以及写次数有限的特征限制其立马替代现有主流的双倍速率同步动态随机存储器(DDR系列).为了发挥两种存储介质各自的优势,目前主要采用混合内存的体系结构,该结构不仅包括新型的相变存储器同时还包括传统的动态随机存储器.针对混合内存结构,数据划分变得尤为重要,目前大多数划分算法采用页面迁移作为保障效率和损耗的手段.但是迁移需要消耗大量的处理器资源,同时导致大量不必要的写相变存储器的操作,降低混合内存系统的性能和寿命.为了减少迁移操作带来的效率损失,本文提出一种避免页迁移的混合内存页管理策略(PMP)提高混合内存系统的性能和寿命.该策略最大的优势在于提出了一种基于虚拟内存页的访存行为特征分析方法,能够高效准确的获取各页的访存行为,所以在系统运行过程中避免因页分配错误导致的页迁移操作.实验表明本文提出的避免页迁移的混合内存页管理策略(PMP)能够有效的提高混合内存系统的性能和寿命.

合成孔径雷达实时成像转置存储器的两页式结构与实现

该文介绍了合成孔径雷达实时成像处理器转置存储器的基本工作原理,讨论了转置存储器的两种主要结构:三页式结构和两页式结构,并指出了这两种结构各自的优缺点。重点介绍了两页式转置存储器结构的典型应用,给出了以双数据率同步动态内存(DDRSDRAM)作为主存储器构成的两页式转置存储器的电路结构和实现结果。

基于FPGA的虚拟FIFO改进设计

为了降低网络接口缓存设计的开发难度和复杂度,对现有基于FPGA的DDR2虚拟FIFO设计进行了改进.提出了以FPGA(EP4CGX150F672)为核心、DDR2(MT47H128M16RT-25E)为数据缓存、采用Qsys系统互联及IPCORE辅助搭建设计的改进方案,实现了DVB-IP分组TS流的快速缓存,平滑IP网络抖动,避免了数据码流丢失和延迟过大的问题.该设计方案在降低传统设计难度和复杂度的背景下,具有良好的存储器兼容性,同时具有系统资源丰富、容量大、成本低和开发周期短等优点,在众多DVB行业的设备中使用后效果良好.

内存技术标准之比较研究

内存从规格,技术,总线带宽等不断更新换代。本文根据已有的内存技术标准,主要介绍了DDR2 SDRAM的基本特征,比较其与DDR技术规范的不同,最后分析了DDR2技术的未来发展。