采用DDS+PLL技术实现S波段频率合成的一种方法

分析了现有的ＤＤＳ 与ＰＬＬ 混合电路方案实现频率合成的优缺点，提出了一种用ＤＤＳ 与ＰＬＬ 混合电路实现Ｓ 波段频率合成的新方法。给出了一个示例，并用ＣＡＤ

基于DDS+PLL技术频率合成器的设计与实现

本文介绍了DDS+PLL方式实现频率合成的基本原理和技术优势。根据GSM-1900系统对频率源的要求,提出了一种基于DDS+PLL结构频率合成器的硬件电路设计方案。借助于EDA仿真软件ADS、ADISimPLL完成了频率合成器中关键模块参数的确定,并对系统性能进行了仿真分析,最后运用AD9851、ADF4113等芯片完成了频率合成器的硬件实现,测量结果表明该频率合成器达到了设计指标,系统性能良好。

基于DDS+PLL混合频率合成技术及噪声分析

介绍了DDS+PLL混合频率合成技术的特点,给出三种混合频率合成器的组合方案,并与直接数字频率合成技术(DDS)等进行特点比较,指出其不同适用场合.对PLL相位噪声进行分析,指出环路总输出噪声的主要影响因素,并给出锁相环总相位噪声估算表达式.

对DDS+PLL方案实现短波频段频率合成技术的研究

简要介绍了DDS工作原理及DDS与PLL混合方案的优缺点,提出了一种充分利用DDS芯片优越性、实现较高的短波频段频率的新方法。

基于DDS与PLL混合的频率合成改进方法研究

电子系统对频率源的精度、频率分辨率、转换时间和频谱纯度等指标提出了越来越高的要求.锁相频率合成技术具有体积小、电路简洁、杂散抑制度高,具有窄带跟踪滤波能力的特点,得到了广泛应用,但其存在频率步进与转换时间的相互制约的缺点.而DDS具有极高的分辨率,极快的频率转换速度,输出频率上限不高.两种常用的方法有各自的优势和不足,因此可以采用DDS+PLL技术方案,既能保持锁相环路的优点,又弥补了锁相环路的不足.本文正是基于这一思想提出了混合频率合成方法的改进方案.

DDS激励PLL高性能频率合成器设计

为适用CDMA各类收发机的射频本振的应用要求,研制了一种低杂散低相噪高分辨率的P波段频率合成器。利用DDS输出信号具有高分辨率和PLL具有窄带跟踪滤波特性,通过有效的频率规划和参数配置,规避了DDS由于相位截断近端杂散无法消除的缺陷,有效抑制了DDS中DAC非线性和幅度量化误差引起的宽带杂散。通过仿真分析了方案的可行性,设计了样品并进行了测试。结果显示,所设计的频率合成器输出频率范围为755 MHz^765 MHz,频率分辨率为100.5 k Hz,杂散优于-71 d Bc,相位噪声优于-105 d Bc/Hz@1 k Hz。

采用DDS+PLL结构的分析接收机频率合成器的研究与实现

主要讨论了DDS+PLL结构频率合成器的组成,分析了该类频率合成器的输出特性。理论和实验表明:这类频率合成器输出噪声低、换频速度快、结构简单、便于实现。

DDS激励PLL频率合成器的研究

频率合成器是现代通信设备的重要组成部分。首先介绍频率合成技术，然后分析了倍频式ＤＤＳ激励ＰＬＬ频率合成器的噪声性能。

基于AD9858的DDS+PLL频率合成器

基于锁相频率合成技术(PLL)和直接数字频率合成技术(DDS)各有其优缺点,文章将两者结合,提出设计方案,并给出了主要的硬件电路设计,以产生符合预期要求的雷达信号。设计以AD9858为核心器件,输出DDS频率信号,为PLL提供参考输入信号。PLL中的鉴相器采用ADF4107,同时利用FPGA对两者进行方便的控制,可以获得较快的频率转换时间,相位噪声为-90dBc/Hz且杂散优于-70dBc的雷达信号。最终得到一个综合指标较高的系统。

基于DDS+PLL的高速宽带频率合成器的研究

介绍了频率合成技术的发展背景,针对跳频通信等系统中对频率合成器的新要求,在充分考虑输出频率带宽、建立时间、频谱杂散等指标的基础上给出一种较合理的DDS+PLL频率合成器设计方案,在Matlab+Simulink环境下对其进行了仿真,并对结果进行了系统分析,为进一步研究和设计高性能的频率合成器提供了一定的理论和实验基础。

DDS激励PLL频率合成器的设计与实现

介绍了DDS(直接数字式频率合成器)激励PLL(锁相环)频率合成器的主要设计过程和设计参数。它的硬件设计是由控制器部分、DDS部分和锁相环路部分三部分的设计组成。跳频序列选择m序列,将之写入到DDS的PIR(相位增量寄存器)中,完成软件控制DDS输出的频率跳变过程。给出了实测数据表明满足设计要求。

基于PLL+DDS接收机系统频率合成器的硬件实现

结合PLL和DDS的优点,设计出了基于PLL+DDS方案的接收机系统频率合成器的硬件电路。借助EDA软件ADS和AD IS imPLL软件对关键模块进行设计仿真。最后利用Cadence软件完成硬件电路的设计,测试结果表明该频率合成器达到指标要求。

利用DDS/PLL实现微波频率合成器

阐述了新一代频率合成技术 直接数字频率合成技术（ＤＤＳ） 的原理， 并讨论了其与锁相环混合构成频率合成器的两种方案，

直接数字频率合成(DDS)技术研究

简要介绍了数字频率合成技术的研究现状及发展状况,阐述了直接数字频率合成技术的基本原理,DDS的基本结构,对直接数字频率合成技术进行了分析,得出了DDS的工作特点。

微波频段DDS+PLL方案频率合成技术研究

从工程设计的角度出发,论述了DDS插入PLL组合方案的设计原则,并给出了一种DDS插入PLL方案的实例。

DDS+PLL混合型频率合成器在短波跳频电台中的应用与分析

将DDS与PLL技术组合,使之优势互补形成的DDS+PLL技术显示了强大的生命力,成为未来频率合成技术的新潮流。本文对在跳频电台中应用的几种DDS+PLL频率合成方案进行了分析。

DDS+PLL高性能频率合成器的设计与实现

结合DDS+PLL技术,采用DDS芯片AD9851和集成锁相芯片ADF4113完成了GSM 1 800 MHz系统中高性能频率合成器的设计与实现。详细介绍系统中核心芯片的性能、结构及使用方法,并运用ADS和ADISimPLL软件对设计方案进行仿真和优化,特别是滤波器的选择与设计。测试结果表明,该频率合成器具有高稳定度、高分辨率、低相位噪声的特点,达到了设计指标要求。

基于DDS驱动PLL结构的宽带频率合成器设计

结合数字式频率合成器（DDS）和集成锁相环（PLL）各自的优点，研制并设计了以DDS芯片AD9954和集成锁相芯片ADF4113构成的高分辨率、低杂散、宽频段频率合成器，并对该频率合成器进行了分析和仿真，从仿真和测试结果看，该频率合成器达到了设计目标。该频率合成器的输出频率范围为594～999MHz，频率步进为5Hz，相位噪声为-91dBc／Hz@10kHz，杂散优于-73dBc，频率转换速度为520μs。

基于DDS+PLL的低相噪频率合成器设计

为了解决传统信号源输出信号种类单一、频率固定、实时调节能力差、噪声大等问题,设计了基于DDS和PLL的频率合成器。该频率合成器以FPGA为控制单元,选用DDS芯片AD9910,以及低噪声数字鉴相芯片ADF4108,用DDS直接激励PLL,能够稳定输出高达2.85 GHz的信号。该频率合成器具有多种波形输出,频率、相位可变,可实时调频调相等功能。经测试,相位噪声优于-116 dBc/Hz@1 MHz,满足实际应用需求。

基于DDS+PLL一种快速跳频频率合成电路的设计与实现

通过介绍DDS+PLL的工作原理,综合利用PLL和DDS的优缺点,提出了扫频源频率合成电路设计方案。主要针对具体电路的设计与实现方法进行详细阐述,给出了相应测试数据,并对相关问题进行了分析。