集成电路测试技术的新进展

近年来,半导体工业正在经历一些重要的变化。这些变化的源头就是基础材料的进步,其标志是跨入了毫微技术领域,其结果是我们进入了一个具有更好发展前景的现场系统集成新时代。从器件体系结构的观点,这种转变表现为从我们熟习的CPU、ASICs和存储器到新一代的SOC和SIP。测试这些器件需要具有组合能力的高端测试仪,它必须兼有高端逻辑电路测试仪、RF和混合信号测试仪、存储器测试仪,还要附加一些这些传统测试仪上不可能具有的测试能力,包括提供重要的并行测试能力。本文希望能针对SOC和SIP中的一部分测试技术和测试方法学上的问题进行一定的讨论。这些主题分别是:IC测试系统、SIP测试、RF测试、DFT测试、并发测试和开放式体系结构ATE。

一款三相可控硅控制器芯片的测试

介绍了一款自主研发的基于Chartered 0.35μm CMOS工艺的用于三相交流调压和可控整流的可控硅控制器芯片。基于Chroma公司3360D测试台(ATE)对封装后芯片进行了测试,并详细阐述了DC、AC、DFT、功能测试等的测试方法,芯片测试良率达到94.7%。最后,通过现场板级验证,进一步验证了芯片工作的有效性。

航天器可测试性设计研究

在调研国内外可测试性技术发展历程的基础上,分析中国航天器可测试性设计技术与国外的差距,探讨其发展的前提条件和规划方法,提出适合中国航天器的可测试性设计的技术实现途径.

某通信设备的可测试性设计

为了提高对复杂通信设备的故障检测及隔离能力,提出了一种基于某通信设备的可测试性设计(DFT)方法,包括机内测试(BIT)设计和自动测试设备(ATE)设计;BIT将传统3种方式相结合,其中维护BIT设计了5种测试模式,实现了设备功能的全面检测,ATE通过原位测试和离线测试两种模式对设备性能进行了评估;实际工程应用结果表明,该测试性设计方法可实现对通信设备的故障检测和隔离,取得了预期的效果。

基于标准总线的航电系统测试与维护策略

随着航电系统越来越依赖于复杂的电子系统,以及电子产品的微型化,测试成为解决航电系统可靠性和维修性的关键。在分析基于标准测试总线的测试性技术的标准体系之后,介绍了将边界扫描技术应用于板级测试,系统级测试以及产品现场维护的测试性设计的一种方法。

Adding Pseudo-Random Test Sequence Generator in the Test Simulator for DFT Approach

This paper presents modified version of a realistic test tool suitable to Design For Testability （DFT） and Built-ln Self Test （BIST） environments. A comprehensive tool is developed in the form of a test simulator. The simulator is capable of providing a required goal of test for the Circuit Under Test （CUT）. The simulator uses the approach of fault diagnostics with fault grading procedures to provide the optimum tests. The current version of the simulator embeds features of exhaustive and pseudo-random test generation schemes along with the search solutions of cost effective test goals. The simulator provides facilities of realizing all possible pseudo-random sequence generators with all possible combinations of seeds. The tool is developed on a common Personal Computer （PC） platform and hence no special software is required. Thereby, it is a low cost tool hence economical. The tool is very much suitable for determining realistic test sequences for a targeted goal of testing for any CUT. The developed tool incorporates flexible Graphical User Interface （GUI） procedures and can be operated without any special programming skill. The tool is debugged and tested with the results of many bench mark circuits. Further, this developed tool can be utilized for educational purposes for many courses such as fault-tolerant computing, fault diagnosis, digital electronics, and safe-reliable-testable digital logic designs.

基于EDT的扫描测试压缩电路优化方法

为了在集成电路可测试性设计(DFT)中实现更有效的测试向量压缩,减少测试数据容量和测试时间,采用嵌入式确定性测试(EDT)的扫描测试压缩方案分别对S13207、S15850、S38417和S38584基准电路进行了优化分析,通过研究测试向量和移位周期等影响测试压缩的因素,提出了固定测试端口和固定压缩率的扫描测试压缩电路优化方法。结果表明,在测试端口数量都为2,压缩率分别为12、14、16和24时具有较好的压缩效果,与传统自动测试向量生成(ATPG)相比,固定故障的测试数据容量减小了3.9~6.4倍,测试时间减少了3.8~6.2倍,跳变延时故障的测试数据容量减少了4.1~5.4倍,测试时间减少了3.8~5.2倍。所提方法通过改变测试端口数和压缩率的方式讨论了多种影响测试压缩的因素,给出扫描测试压缩电路的优化设计方案,提高了压缩效率,并对一个较大规模电路进行了仿真验证,可适用于集成电路的扫描测试压缩设计。

边界扫描测试的原理及应用

本文简要介绍了边界扫描测试产生的背景，原理，以及应用，最后还阐述了边界扫描在设计时需要注意的问题。