基于65 nm体硅CMOS技术的DICE-DFF和TMR-DFF SEU辐射硬化方法分析

基于65 nm体硅CMOS工艺,采用移位寄存器链方式对普通触发器(DFF)、2种双互锁触发器(DICE-DFF,FDICE-DFF)、普通触发器空间三模冗余(TMR-DFF)和2种普通触发器时间三模冗余(TTMR-DFF300,TTMR-DFF600)这6种结构进行单粒子翻转(SEU)性能试验评估。利用Ti、Cu、Br、I、Au和Bi这6种离子对被测电路进行轰击,试验结果表明,普通触发器单粒子翻转截面最大,约为3.5×10^(−8)~1.7×10^(−7) cm^(2)/bit;时钟间隔时间600 ps的时间三模冗余结构触发器单粒子翻转截面最小,约为5×10^(−11)~7×10^(−10)cm^(2)/bit,仅为普通触发器的0.1%左右。同时,针对6种触发器单元,从速度、面积、晶体管数量以及抗SEU性能多方面进行综合分析,为后续超大规模集成电路抗SEU设计提供了一定的指导意义。

基于Muller_C单元和DICE单元的抗辐照D触发器设计

随着工艺尺寸的缩减,单粒子翻转(SEU)和单粒子瞬态(SET)成为了深亚微米集成电路中备受关注的可靠性问题。本文基于Muller_C单元的静态电路和动态电路,设计了两种时域采样锁存器,并与DICE锁存器相结合,设计出了相应的既抗SEU又抗SET的D触发器(Dflip-flops,简称DFF)。通过三维TCAD混合模拟产生的SET,对两种D触发器版图后提取寄生参数的电路网表进行故障注入模拟,Hspice模拟的结果证明:两种DFF在有效抑制SEU的同时,还可以有效地抑制SET。与文献[1]中提出的既抗SEU又抗SET的DFF相比,本文中设计的DFF面积较小,500MHz下动态功耗和静态功耗均有所降低,其中一个DFF的建立时间优于文献[1]中的DFF。