浅谈集成电路版图验证工具Dracula中的几何设计规则检查(DRC)

介绍了集成电路版图验证工具Dracula中DRC的基本流程、基本内容、基本命令和DRC文件的编写及注意事项,并给出了检查宽铝规则的实例和运行DRC酊详细操作步骤。

分级式IC版图设计规则检查

：针对层次式设计的集成电路版图，提出一种分级式的版图设计规则检查算法．通过提取和使用单元图形抽象，结合浮出重叠区覆盖下的子单元图形的方法，确定了各单元在任意布局下的设计规则检查（ＤＲＣ）运算图形集，可以处理各种重叠情况．分级式ＤＲＣ分别对每个单元的ＤＲＣ图形集作一次检查，与打散式相比，大大减少了处理重复单元多的大规模、超大规模集成电路版图的工作量，从而缩短了检查时间，降低了内存需求。

通用集成电路设计规则检查

文章介绍了利用SUN工作站上Cadence中的Dracula工具进行集成电路设计规则检查(DRC)的全过程;较详细地介绍了DRC文件的编写、运行及输出结果的查看,并给出了实例。

程序设计规则检查:一种保障软件质量的基本方法

1引言 程序设计风格是程序员在遵循程序设计语言语法规则的前提下编码的喜好和习惯.高级程序设计语言为程序员提供了越来越多的自由,使他们可以不拘泥于固定的格式来书写程序,并且允许他们以尽量简洁的方式书写.例如,有些编译器会自动给未初始化的变量赋缺省值.

用在可制造性设计中的光刻规则检查

可制造性设计(DFM)已经发展成为优化通晓制造技术设计中的有效工具,它包含从理论、规则到工具的整体应用来提升从设计到硅片的流程。基于制程模型的光刻规则检查(LRC),可查出没被设计规则检查(DRC)出来的设计布局的不足之处。本设计把光刻规则检查加入到设计流程中,用来优化设计规则,改善布局更有利光学邻近效应修正,使布局图形有更大的制程窗口。

GEDS中的联机增量式设计规则检查及其实现

版图的联机增量式设计规则检查(IDRC)是指在版图设计过程中随设计的进行渐进完成版图设计规则检查.我们在版图交互编辑系统GEDS中嵌入并实现了一个IDRC过程.文中介绍了基本的设计规则检查算法和IDRC的实现策略.结合版图的分级设计还讨论了分级设计规则检查方法.

关于LSI/VLSI的设计规则检查

本文介绍了DRACULA／DRC的主要命令和OPTION以及应用有关命令对P阱CMOSLSI／VLSI版图进行设计规则检查（DRC）的情况。

地震应急基础数据检查系统的设计与实现

通过研究数据检查应遵循的原则及常用数据检查方法，针对地震应急基础数据库，研究数据检查规则方法及检查内容，设计并实现地震应急基础数据库检查系统。

多线程技术在航班规则检查中的应用

多线程程序设计技术在开发并行性和提高系统性能等方面的应用日益广泛.分析了线程和多线程程序设计的概念和基本思想,并结合在航班优化系统中航班规则检查的应用实例,说明了多线程程序设计的实现方法.

基于知识熔接的Check-Mate检查规则

介绍了NX中的Check-Mate数据验证机制、UG/KF语言、Check-Mate检查规则的结构。并且利用KF语言编写了一个新的检查规则来检测模型的质量,并把它加载到Check-Mate中对设计模型进行数据检验,从而实现了UG/NX对产品设计模型的自动化检测。

地下管线数据的智能化检查研究

分析了当前地下管线数据检查中的缺点与不足,引入领域驱动设计方法和UML来对检查规则进行分析建模,提出建立可定制的管线检查知识规则库及其推理机,并结合GIS来对管线数据进行智能化检查。在多个城市的实践验证了智能化检查具有高效、深入、快速定制等优点。

局部自动化的消防设计审查方法应用研究

为有效改善建设工程消防设计审查过程中人为操控、尺度标准不一、低效漏项等现实问题,基于建筑信息模型的规则自动检查技术,以Solibri Model Checker模型规则检查软件平台,建立了半自动化的消防设计全局与标准化审查流程架构,细化了设计审查架构的具体流程步骤。结合GB 50016-2014《建筑设计防火规范》和具体案例,证明了提出的消防设计审查方法的可行性,评价了方法的自动化程度,分析了制约方法自动化程度的因素,提出了提高自动化程度的具体策略。

分级式DRC中伪错的处理

分级式ＤＲＣ在检查时，可能因为运算不当而改变图形形状，或单元本身存在不完整的图形，检查中又未能考虑单元的调用环境而产生伪错。同样问题也存在于分级式版图验证系统的其它工具中。文章对此进行了探讨，提出了相应的减少乃至消除伪错的办法。采取这些措施，将有助于提高分级式版图验证系统的实用化程度。

电打火控制芯片电压功能模块版图的优化设计

针对电打火控制芯片的版图设计中有部分器件没有达到最小尺寸的情况,研究了将原版图缩小的方法.文中以电压功能模块为例,说明了此种方法,并进行了设计规则检查,在整体版图优化设计后进行了网表一致性检查,最后进行流片.结果表明,对电打火控制芯片原版图的缩小是切实可行的.通过对版图的缩小以及对器件重新优化布局规划,使芯片面积大大缩小,从而降低了设计成本,减少了器件的功耗.

基于Protel DXP环境计算机板卡的设计技巧

分析在Protel DXP环境下计算机板卡的设计特点及技巧,在加载PCB设计模板时的注意事项、如何由设计模板生成计算机板卡封装库以及在自动布线时金手指两侧出现布线问题的解决方法。

千万门级芯片设计中calibre的应用

随着集成电路不断发展,集成电路规模逐渐增大,百万、千万门级的集成电路越来越常见。在这些大规模的设计中,如何保证版图和逻辑设计的一致性成为必须要解决的问题。利用业界先进的物理验证软件calibre可以保证设计的正确实现。

VIPVS加速7 nm工艺模拟版图设计

在格芯~?基于7 nm技术研发高速Serdes IP过程中,版图设计的复杂度日益增加。其中复杂DRC(Design Rule Check)验证和复杂MPT(Multi Patterning)方法为整个设计流程带来新的挑战。因此,一个能够应对这些挑战的版图设计流程非常重要,尤其是对EDA工具新功能的应用,例如:Cadence~? Virtuoso Interactive Physical Verification System(VIPVS~?)工具。VIPVS能够实现实时sign-off规格的DRC验证,缩短版图验证迭代过程,为多重图案上色提供高效的方法。介绍格芯高速Serdes版图团队如何使用VIPVS(主要讨论高效DRC验证和多重图案上色功能)进行基于格芯7 nm Finfet工艺的高速Serdes芯片版图设计。

用Protel99SE实现电路设计自动化

以设计三岔路口路灯控制器为例 ,详细介绍了利用 Protel99SE来实现电子产品从电学设计到供制造用的物理数据生成的全过程。

版图设计质量的过程控制

本文主要描述了CMOS集成电路的版图设计质量的过程控制，给出了版图质量过程控制的基本流程、原理、方法与实验结果，并探讨了计算机辅助设计与版图验证工具的重要性，以及人工检查版图的必要性。