用于DVFS片上系统的全数字SARDLL设计

针对动态电压/频率调整系统芯片中时钟同步问题,设计一个具有宽工作频率范围和固定锁定周期的快速锁定全数字逐次逼近延时锁定环,采用改进的可复位数字控制延时线方法,在减小面积和提高最高工作频率的同时,有效地解决传统全数字逐次逼近延时锁定环的谐波锁定和零延时陷阱问题。整个延时锁定环采用TSMC-65 nm CM OS工艺标准单元库实现,仿真结果表明,在典型工艺角和25℃情况下,工作频率范围为250 M Hz^2 GHz,锁定时间为固定的18个输入时钟周期,当电源电压为1.2 V、输入时钟频率为2 GHz时,功耗为0.4 m W。

用0.35μm CMOS工艺实现存储接口单元中的数模混合DLL

论述了一种利用0.35mm、双阱、双层金属、双层多晶硅的CMOS工艺所实现的延迟锁定环(DLL)。该DLL用于RISC处理器中存储接口部件的时钟同步。本文介绍了其应用背景,给出了DLL的系统结构,接着分别介绍了鉴相器、电荷泵以及压控延迟线的电路结构,最后给出相关仿真结果。

改进双环DLL电路

文中介绍延时锁相环(DLL),并在开环和闭环DLL电路的基础上提出改进的双环DLL电路,给出设计电路和PSpise仿真结果。

GNSS中BOC信号DLL新型相关器算法性能分析

本文介绍了BOC信号的基本结构,仿真了GPS和Galileo信号中采用的两种BOC信号的自相关函数以及鉴别器曲线。根据它们鉴别器曲线多个过零点的问题,用2N相关器法进行了分析和仿真。

伪码测距延迟锁定环路(DLL)性能分析

本文从延迟锁定环路(DLL)的线性模型出发,运用信号统计分析的方法,详细研究了延迟锁定环路的同步性能与相关区间、环路带宽与信噪比之间的关系,得出了采用窄相关可以显著提高同步精度的结论。计算机仿真的结果表明,当相关间隔取为0.2,对输入伪码的同步精度相比于传统的C/A码GPS接收机(相关间隔为1)有了大约3dB的提高,很大程度地减小了测距的误差。

Current Mismatches in Charge Pumps of DLL-Based RF CMOS Oscillators

A research on the spurious tones due to the current mismatch in charge pumps of DLL(Delay Locked Loop) based RF CMOS oscillators is performed.An equation for strength evaluation of the spurious tones is derived.Two tables are provided to make it obvious to understand for the characteristics of spurious tones changing with related parameters.Some suggestions are given for the design of a DLL based RF CMOS oscillators.

一种结合施密特频率选择器的DLL型90°移相器

为了应对传统延时锁相环(Delay locked loop,DLL)的谐波锁定问题,提出一种结合施密特频率选择器的DLL型90°移相器.采用施密特频率选择器和双数控延时线结构,有效提高该移相器的锁定频率范围.另外,提出的施密特频率选择器能有效抑制输入时钟频率噪声,使移相器稳定工作.在SMIC 55 nm CMOS工艺下流片,工作电压1.2 V,版图有效面积为0.131 mm^2.测试结果表明,提出的移相器在250 MHz到800 MHz频率范围内稳定工作;800 MHz时,功耗为5.98 mW,且90°相移时钟的抖动峰峰值和均方根值分别是25.9 ps和2.8 ps.

多FPGA设计的时钟同步

在多FPGA设计中,时钟信号的传输延时造成了FPGA间的大时钟偏差,进而制约系统性能。为减少时钟偏差,该文提出一种多数字延迟锁相环(DLL)电路。该电路将时钟的传输电路放入DLL的反馈环路。利用DLL的延迟锁定特性,对FPGA间的时钟传输延时进行补偿,减少FPGA间的时钟偏差,解决多FPGA的时钟同步问题。

卫星导航接收机定点环路跟踪精度研究

针对浮点与普通定点环路控制在运算量和资源占用方面的问题,基于对卫星导航接收机传统信号跟踪方法及精度的研究,提出了一种改进的定点环路控制方法,并分别从鉴相器量化误差、滤波器系数近似以及滤波器运算误差3方面,对其相对于浮点环路控制的跟踪精度损失进行了理论分析和实测验证.实测结果验证了误差分析的正确性.

一种应用于TDC的低抖动延迟锁相环电路设计

本文采用双延迟线和防错锁控制结构,结合对电荷泵等关键模块版图对称性的匹配控制,设计了一种针对(Time-to-Digital Converter,TDC)应用的宽动态锁定范围、低静态相位误差延迟锁相环(Delay-Locked Loop,DLL)电路.基于TSMC 0.35μm CMOS工艺,完成了电路的仿真和流片验证.测试结果表明,DLL频率锁定范围为40MHz-200MHz;静态相位误差161ps@125MHz;在无噪声输入的理想时钟驱动下,200MHz频率点下的峰-峰值抖动最大为85.3ps,均方根抖动最大为9.44ps,可满足亚纳秒级时间分辨的TDC应用需求.

最大值约束的广义延拓逼近GNSS码鉴相算法

针对GNSS码跟踪环高精度鉴相需求,提出了一种最大值约束的广义延拓逼近码鉴相算法,利用5个相关臂的相关结果建立广义延拓逼近模型,拟合得到相关值分布函数,进而得到码相位差。同时利用相关结果最大的相关节点对拟合的相关值分布函数进行约束,进一步提高了码相位差的估计精度和适应性。将新算法与常用的归一化超前减滞后包络鉴相算法从鉴相线性范围、牵引范围和鉴相误差三方面进行了对比。蒙特卡罗仿真和在GPS软件接收机上对实际GPS信号采样数据进行测试的结果表明,结合最大值约束的广义延拓逼近鉴相误差性能大大优于传统的归一化超前减滞后包络鉴相,可以有效地提升码鉴相器的鉴相精度。

滤波器群时延分析及其对导航信号的影响

滤波器群时延是接收链路导致信号延迟和失真的主要因素,通信系统主要考虑一阶项和二阶项对信号失真的影响,但对导航授时用户而言,常数项及多阶项还引入了额外的定时偏差,直接影响整个系统的时间同步精度。研究了几种典型带通滤波器的群时延特性,最终选取椭圆滤波器作为接收端的中频滤波器进行建模,仿真分析了信号经过滤波器在不同相关器间隔和不同信号功率情况下的时延变化情况。得出信号功率对DLL测量滤波器的群时延变化量不超过0.3ns,定时用户应选取较窄相关器间隔的接收机进行测量,最后给出了结论。

FPGA芯片内数字时钟管理器的设计与实现

在FPGA芯片内,数字时钟管理器(DCM)不可或缺,DCM主要完成去时钟偏移、频率综合和相位调整的功能,其分别由延迟锁相环(DLL)、数字频率合成器(DFS)以及数字相移器(DPS)三个模块来实现。对这三个模块的原理及设计进行了详细地阐述,并给出了仿真结果,该DCM电路通过了0.13μm工艺流片。测试结果表明,在低频模式下,该DCM能工作在24～230 MHz之间;在高频模式下,该DCM能工作在48～450 MHz之间,其输入及输出抖动容忍度在低频模式下能达到300 ps,在高频模式下能达到150 ps。

基于接收机跟踪性能的GPS压制干扰效果分析

随着抗干扰技术的发展,为了更准确地分析P(Y)码与C/A码GPS接收机的压制干扰效果,在分析现有GPS接收机压制干扰效果研究方法和评价指标的基础上,提出了一种基于接收机跟踪性能的可用于同时分析P(Y)码与C/A码GPS接收机压制干扰效果的方法。与传统的压制干扰效果研究方法相比,该方法更接近于实际试验结果。

理想带限条件下码跟踪环路的精度分析

伪码跟踪是卫星导航接收机中的关键环节。码环的跟踪精度直接决定了接收机的定位性能,因此对码环跟踪精度的分析一直以来都是研究的热点,并且已经取得了很多重要成果。目前已有的结论大都从频域的角度表示带限信道的影响,但是频域表达式存在计算复杂,难以应用于实际情况的缺点。本文针对目前存在的不足,从时域相关函数的角度提出了码跟踪精度的解析表达式。该表达式简单直观,可以方便地应用于码环性能的分析,对导航信号接收机的设计具有重要的指导作用。

基于延迟锁定环超宽带通信信号的跟踪算法

对传统延迟锁定环(DLL:delay-locked loop)进行改进,以满足超宽带UWB通信信号跟踪的需要.通过给跟踪控制器定义2个新的规则,提出了适用于超宽带通信信号的跟踪算法,对鉴相特性和鉴相器输出噪声统计特性进行了理论分析,并给出了加性高斯白噪声信道下计算机仿真的结果.结果表明,通过适当选择参数tDLL和η1,所提出的跟踪环具有较大的跟踪范围和较小的跟踪抖动.

用于高速ADC的低抖动时钟稳定电路

介绍了一种用于高速ADC的低抖动时钟稳定电路。这个电路由延迟锁相环(DLL)来实现。这个DLL有两个功能:一是通过把一个时钟沿固定精确延迟半个周期,再与另一个沿组成一个新的时钟来调节时钟占空比到50%左右;二是调节时钟抖动。该电路采用0.35μm CMOS工艺,在Cadence Spectre环境下进行仿真验证,对一个8 bit、250 Msps采样率的ADC,常温下得到的时钟抖动小于0.25 ps rms(典型的均方根)。

罗兰-C脉冲信号周期的联合识别方法

针对目前罗兰-C接收机周期识别方法的不足,提出了一种载波跟踪信息与包络峰值检测相结合的罗兰-C脉冲信号周期的联合识别方法,并从基于峰值检测的周期识别原理、DLL峰值检测方法、联合判决方式等方面描述了该方法.仿真验证了DLL峰值检测的有效性,分析了联合识别方法的抗包周差性能和抗噪性能,最后通过将该方法运用于罗兰-C接收机设计,进一步验证了该方法对标准过零点的识别与跟踪性能.试验结果表明:联合识别方法具有良好的抗包周差性能,且在信噪比大于20 dB时,该方法能够准确无误地进行周期识别,满足现代罗兰-C数字化接收机设计指标要求.

一种用于蓝牙系统的延迟锁相正交信号发生器

提出了一种延迟锁相结构的正交信号发生器 ,用于蓝牙的射频信号收发电路。介绍的延迟锁相环路结构使电路性能具有良好的工艺变化不相关性 ,在很宽的频带范围内均可获得高性能的正交信号。电路采用单层多晶硅、四层金属、0 .3 5 μm CMOS数字工艺实现 ,仿真结果表明 :电路稳定工作在 2 .45 GHz频率下 ,在 1 40 MHz的输入信号频率变化范围内 ,输出的正交信号相位偏差低于 1°,幅度偏差小于 5 %。电路主要由有源器件构成 。

GPS信号跟踪的多径影响分析与仿真

多径信号是GPS定位的主要误差源之一。码和载波跟踪环是GPS接收机的重要组成部分,它们直接决定了接收机的性能,因此当前多径消除技术研究的核心即是从跟踪环内部着手研究。本文仔细分析了GPS接收机信号跟踪环以及多径信号对跟踪精度的影响,对伪距码与载波相位多径误差进行了比较,并且通过仿真结果和图表阐明了码和载波相位多径误差之间的协同关系。