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TRANSIENT CHARACTERISTIC ANALYSIS OF HIGH TEMPERATURE CMOS DIGITAL INTEGRATED CIRCUITS
1
作者 柯导明 冯耀兰 +1 位作者 童勤义 柯晓黎 《Journal of Electronics(China)》 1994年第2期104-115,共12页
This paper analyses the transient characteristics of high temperature CMOS inverters and gate circuits, and gives the computational formulas of their rise time, fall time and delay time. It may be concluded that the t... This paper analyses the transient characteristics of high temperature CMOS inverters and gate circuits, and gives the computational formulas of their rise time, fall time and delay time. It may be concluded that the transient characteristics of CMOS inverters and gate circuits deteriorate due to the reduction of carrier mobilities and threshold voltages of MOS transistors and the increase of leakage currents of MOS transistors drain terminal pn junctions. The calculation results can explain the experimental phenomenon. 展开更多
关键词 cmos digital integrated circuitS TRANSIENT characteristics High TEMPERATURE cmos
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基于0.18μm CMOS工艺的低功耗采样保持电路
2
作者 韩昌霖 丁浩 吴建飞 《微电子学》 CAS 北大核心 2024年第3期355-361,共7页
基于0.18μm CMOS工艺设计了一款用于ADC前端的采样保持电路,电路采用输入缓冲器-采样开关-输出缓冲器三级结构实现。为提高采样保持电路的保持平稳度,设计了信号馈通和时钟馈通消除结构。为改善频率响应,设计了无源负反馈结构并研究了... 基于0.18μm CMOS工艺设计了一款用于ADC前端的采样保持电路,电路采用输入缓冲器-采样开关-输出缓冲器三级结构实现。为提高采样保持电路的保持平稳度,设计了信号馈通和时钟馈通消除结构。为改善频率响应,设计了无源负反馈结构并研究了器件参数对电路性能的影响。仿真结果表明,该馈通消除结构能够提升保持阶段的平稳度,负反馈可将增益提升36 dB。该电路在800 MS/s采样率、122.6 MHz正弦波输入条件下,增益为0 dB,3 dB带宽为1 GHz,信号失真比为48 dB,有效位数为7.7 bit。最终版图面积为202μm×195μm,功耗为37.22 mW,实现了低功耗的设计目标。 展开更多
关键词 ADC cmos工艺 低功耗 采样保持电路 馈通消除
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Logic Picture-Based Dynamic Power Estimation for Unit Gate-Delay Model CMOS Circuits
3
作者 Omnia S. Ahmed Mohamed F. Abu-Elyazeed +2 位作者 Mohamed B. Abdelhalim Hassanein H. Amer Ahmed H. Madian 《Circuits and Systems》 2013年第3期276-279,共4页
In this research, a fast methodology to calculate the exact value of the average dynamic power consumption for CMOS combinational logic circuits is developed. The delay model used is the unit-delay model where all gat... In this research, a fast methodology to calculate the exact value of the average dynamic power consumption for CMOS combinational logic circuits is developed. The delay model used is the unit-delay model where all gates have the same propagation delay. The main advantages of this method over other techniques are its accuracy, as it is deterministic and it requires less computational effort compared to exhaustive simulation approaches. The methodology uses the Logic Pictures concept for obtaining the nodes’ toggle rates. The proposed method is applied to well-known circuits and the results are compared to exhaustive simulation and Monte Carlosimulation methods. 展开更多
关键词 Dynamic Power ESTIMATION LOGIC PICTURES cmos digital LOGIC circuits TOGGLE Rate Unit-Delay Model
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10~26GHz CMOS六位数控衰减器设计与实现
4
作者 雒寒阳 李斌 陈卫东 《计算机测量与控制》 2023年第1期276-281,300,共7页
为了使衰减器更好的适应相控阵系统对高集成度波束赋形电路的应用需求;基于55 nm CMOS工艺,设计了一款具有低插入损耗、低附加相移特性的六位数控衰减器,该数控衰减器采用桥T和π型衰减结构级联而成,在10~26 GHz频率范围内实现步进为0.5... 为了使衰减器更好的适应相控阵系统对高集成度波束赋形电路的应用需求;基于55 nm CMOS工艺,设计了一款具有低插入损耗、低附加相移特性的六位数控衰减器,该数控衰减器采用桥T和π型衰减结构级联而成,在10~26 GHz频率范围内实现步进为0.5 dB、动态范围为0~31.5 dB的信号幅度衰减;为减小插入损耗,NMOS开关采用悬浮栅和悬浮衬底连接方式,同时采用了电容补偿网络和电感补偿以有效降低附加相移;仿真结果表明,在10~26 GHz的频带范围内,该数控衰减器的插入损耗小于-7 dB,输入/输出回波小于-10 dB,附加相移小于±3°,所有衰减态的衰减误差均方根小于0.8 dB,芯片的核心电路面积为0.36 mm×0.16 mm。 展开更多
关键词 集成电路技术 数控衰减器 cmos NOMS开关 附加相移
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一个10位、50MS/s CMOS折叠流水结构A/D转换器 被引量:1
5
作者 李志刚 石寅 +1 位作者 于云华 刘扬 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2004年第6期720-725,共6页
在 0 6 μmDPDM标准数字CMOS工艺条件下 ,实现 10位折叠流水结构A/D转换器 ,使用动态匹配技术 ,消除折叠预放电路的失调效应 ;提出基于单向隔离模拟开关的分步预处理 ,有效压缩了电路规模 ,降低了系统功耗 .在5V电源电压下 ,仿真结果... 在 0 6 μmDPDM标准数字CMOS工艺条件下 ,实现 10位折叠流水结构A/D转换器 ,使用动态匹配技术 ,消除折叠预放电路的失调效应 ;提出基于单向隔离模拟开关的分步预处理 ,有效压缩了电路规模 ,降低了系统功耗 .在5V电源电压下 ,仿真结果为 :当采样频率为 5 0MSPS时 ,功耗为 12 0mW ,输入模拟信号和二进制输出码之间延迟为2 5个时钟周期 ,芯片面积 1 4 4mm2 . 展开更多
关键词 A/D转换器 cmos模拟集成电路 折叠插值 失调 动态匹配 单向隔离模拟开关
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Design theory of digital circuits at switch level
6
作者 吴训威 F.Prosser 《Science China(Technological Sciences)》 SCIE EI CAS 1996年第4期424-434,共11页
By analysing problems in the traditional design theory of digital circuits it is proposed that both switching variable and signal variable should be adopted for describing the switching state of internal elements and ... By analysing problems in the traditional design theory of digital circuits it is proposed that both switching variable and signal variable should be adopted for describing the switching state of internal elements and signal in digital circuits respectively.Based on the above viewpoint the switch-signal theory is established.According to the working principle in CMOS circuits,the related design technique at switch level is developed.By using the practical design examples it is shown that the circuits designed at switch level have simpler structures than their counterparts designed at the traditional gate level since the switch transistors are used as construction units in designs. 展开更多
关键词 digital circuit SWITCHING THEORY switch-level design cmos circuit.
原文传递
基于列共用多采样技术的CMOS图像传感器读出电路设计
7
作者 王得剑 高静 聂凯明 《传感技术学报》 CAS CSCD 北大核心 2023年第4期503-510,共8页
针对CMOS图像传感器中相关多采样(Correlated Multiple Sampling,CMS)技术在抑制噪声的同时使读出速度受影响的问题,设计了低噪声读出电路。读出电路采用列共用多采样技术,能够在不影响读出速度的情况下,抑制时域噪声和列固定模式噪声(F... 针对CMOS图像传感器中相关多采样(Correlated Multiple Sampling,CMS)技术在抑制噪声的同时使读出速度受影响的问题,设计了低噪声读出电路。读出电路采用列共用多采样技术,能够在不影响读出速度的情况下,抑制时域噪声和列固定模式噪声(Fixed Pattern Noise,FPN),改善CMOS图像传感器的成像质量。列共用多采样技术采用开关控制读出电路和像素的连接关系,以多列共用的读出电路对像素依次进行时序错开时间缩短的多次采样,完成所有像素量化的总时间保持不变。基于列共用多采样技术读出电路的降噪效果在110 nm的CMOS工艺下进行了仿真和验证。随着采样数M从1到4变化,读出时间没有增长,瞬态噪声仿真得到整个读出链路的输入参考噪声从123.8μV降低到60.6μV;加入列FPN进行仿真,输入参考失调电压由138μV降低到69μV。 展开更多
关键词 低噪声cmos图像传感器 低噪声读出电路 列共用多采样 单斜模数转换器 时域噪声 列固定模式噪声
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低功耗CMOS逻辑电路设计综述 被引量:13
8
作者 甘学温 莫邦燹 《微电子学》 CAS CSCD 北大核心 2000年第4期263-267,共5页
分析了 CMOS逻辑电路的功耗来源,从降低电源电压、减小负载电容和逻辑电路开关活动几率等方面论述了降低功耗的途径。讨论了深亚微米器件中亚阈值电流对功耗的影响以及减小亚阈值电流的措施,最后分析了高层次设计对降低功耗的关... 分析了 CMOS逻辑电路的功耗来源,从降低电源电压、减小负载电容和逻辑电路开关活动几率等方面论述了降低功耗的途径。讨论了深亚微米器件中亚阈值电流对功耗的影响以及减小亚阈值电流的措施,最后分析了高层次设计对降低功耗的关键作用,说明低功耗设计必须从设计的各个层次加以考虑,实现整体优化设计。 展开更多
关键词 VLSI cmos逻辑电路 低功耗电路 电路设计
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一种CMOS高速采样/保持放大器 被引量:4
9
作者 薛亮 沈延钊 张向民 《微电子学》 CAS CSCD 北大核心 2004年第3期310-313,共4页
 文章分析了采样/保持电路的基本原理,设计了一种CMOS高速采样/保持放大器,采样频率可达到50MHz,并用TSMC的0.35μm标准CMOS工艺库模拟了整体电路和分块电路的性能。
关键词 cmos 采样/保持电路 运算放大器 模拟/数字转换器 自举开关
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模拟CMOS集成电路设计工具综述 被引量:3
10
作者 来新泉 高德远 李玉山 《微电子学》 CAS CSCD 北大核心 1998年第1期1-5,共5页
介绍了各种模拟CMOS集成电路计算机辅助设计工具。详细分析了设计工具的特点、组成和分类,重点讨论了它对数模混合ASIC设计的作用和重要意义。
关键词 模拟电路 IC CAD ASIC cmos
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高温CMOS数字集成电路直流传输特性的分析 被引量:2
11
作者 柯导明 童勤义 +1 位作者 冯耀兰 廖天康 《固体电子学研究与进展》 CAS CSCD 北大核心 1993年第4期321-332,共12页
分析了高温CMOS倒相器和门电路的直流传输特性,建立了相应的解析模型。根据分析,高温MOSFET阈值电压和载流子迁移率的降低,以及MOSFET漏端pn结泄漏电流的增加引起了CMOS倒相器和门电路直流传输特性劣化。在MOSFET漏端pn结泄漏电流的影响... 分析了高温CMOS倒相器和门电路的直流传输特性,建立了相应的解析模型。根据分析,高温MOSFET阈值电压和载流子迁移率的降低,以及MOSFET漏端pn结泄漏电流的增加引起了CMOS倒相器和门电路直流传输特性劣化。在MOSFET漏端pn结泄漏电流的影响下,高温CMOS倒相器和门电路的输出高电平下降,低电平上升,导致了电路的功能失效。给出的理论模型和实验结果一致。 展开更多
关键词 集成电路 直流传输 模型
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CMOS数字电路功耗分析及其应用 被引量:2
12
作者 朱宁 周润德 羊性滋 《微电子学》 CAS CSCD 北大核心 1998年第6期401-406,共6页
讨论了有关CMOS数字电路的功耗分析和低功耗逻辑综合的一些方法。研究了信号的翻转概率与信号概率之间的关系,并由此得到信号翻转次数的表达式。然后讨论了使平均功耗最优的组合逻辑电路优化中的一些方法。最后,提出了两个用于低... 讨论了有关CMOS数字电路的功耗分析和低功耗逻辑综合的一些方法。研究了信号的翻转概率与信号概率之间的关系,并由此得到信号翻转次数的表达式。然后讨论了使平均功耗最优的组合逻辑电路优化中的一些方法。最后,提出了两个用于低功耗逻辑综合的基本定理。 展开更多
关键词 逻辑综合 信号概率 cmos 数字电路 IC
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一种应用于CMOS图像传感器数字双采样ADC的PGA电路 被引量:3
13
作者 吴治军 李毅强 +1 位作者 彭松 李梦萄 《半导体光电》 CAS 北大核心 2020年第2期200-204,共5页
提出了一种应用于CMOS图像传感器数字双采样模数转换器(ADC)的可编程增益放大器(PGA)电路。通过增加失调采样电容,采集PGA运放和电容失配引入的失调电压,在PGA复位阶段和放大阶段进行相关双采样和放大处理,通过数字双采样ADC将两个阶段... 提出了一种应用于CMOS图像传感器数字双采样模数转换器(ADC)的可编程增益放大器(PGA)电路。通过增加失调采样电容,采集PGA运放和电容失配引入的失调电压,在PGA复位阶段和放大阶段进行相关双采样和放大处理,通过数字双采样ADC将两个阶段存储电压量化,并在数字域做差,降低了PGA电路引入的固定模式噪声。采用0.18μm CMOS图像传感器专用工艺进行仿真,结果表明:在输入失调电压-30~30mV变化区间,提出的PGA的输出失调电压可以降低到1mV以下,相比传统PGA输出失调电压随输入失调电压单倍线性关系而言大大降低了列固定模式噪声。 展开更多
关键词 cmos图像传感器 数字双采样ADC PGA电路
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CMOS数字电路的速度功耗优化设计 被引量:1
14
作者 刘淼 周润德 葛元庆 《微电子学》 CAS CSCD 北大核心 2000年第4期273-275,共3页
在既定工艺条件下,改善电路性能可以通过改进电路、采用不同的时钟技术以及调整电路的器件尺寸来实现;改进电路,可以提高电路速度,减小或消除时钟偏差问题;选择适当的时钟技术,能够满足功耗、速度或可靠性等方面的不同要求;在优... 在既定工艺条件下,改善电路性能可以通过改进电路、采用不同的时钟技术以及调整电路的器件尺寸来实现;改进电路,可以提高电路速度,减小或消除时钟偏差问题;选择适当的时钟技术,能够满足功耗、速度或可靠性等方面的不同要求;在优化程序的帮助下,调整器件尺寸能大大减小电路面积并改善电路性能。文中对以上几个方面进行理论分析和计算机模拟,得到有关高速CMOS电路的选择原则和设计方法。 展开更多
关键词 cmos 数字电路 高速/低功耗电路 时钟技术 器件尺寸调整
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一种CMOS折叠结构ADC中的失调抵消技术 被引量:3
15
作者 李志刚 石寅 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2004年第2期206-213,共8页
CMOS折叠预放电路的失调是限制 CMOS折叠结构 A/ D转换器实现高分辨率应用的主要原因之一 .文中提出差分对的动态匹配技术改善了折叠预放电路的失调 ,从而为研制 CMOS工艺中的高分辨率折叠结构 A/ D转换器提供了一种可行方案 ,并给出了 ... CMOS折叠预放电路的失调是限制 CMOS折叠结构 A/ D转换器实现高分辨率应用的主要原因之一 .文中提出差分对的动态匹配技术改善了折叠预放电路的失调 ,从而为研制 CMOS工艺中的高分辨率折叠结构 A/ D转换器提供了一种可行方案 ,并给出了 MATL AB和电路仿真的实验结果 . 展开更多
关键词 A/D转换器 cmos模拟集成电路 折叠插值 失调 动态匹配
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高温CMOS数字集成电路的瞬态特性分析 被引量:1
16
作者 柯导明 柯晓黎 +1 位作者 冯耀兰 童勤义 《电子科学学刊》 CSCD 1994年第1期8-17,共10页
本文分析了高温CMOS倒相器和门电路的瞬态特性,建立了它们的上升时间,下降时间和延迟时间的计算公式。根据本文分析的结果,高温CMOS倒相器和门电路瞬态特性变差的原因是由于MOST阈值电压和载流子迁移率降低,以及MOST漏端pn结反向泄漏电... 本文分析了高温CMOS倒相器和门电路的瞬态特性,建立了它们的上升时间,下降时间和延迟时间的计算公式。根据本文分析的结果,高温CMOS倒相器和门电路瞬态特性变差的原因是由于MOST阈值电压和载流子迁移率降低,以及MOST漏端pn结反向泄漏电流增大的缘故。本文给出的计算结果能较好地解释实验现象。 展开更多
关键词 数字集成电路 瞬态特性 高温 cmos
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CMOS电路教学方法浅谈 被引量:1
17
作者 宁改娣 杨拴科 《电气电子教学学报》 2002年第1期99-102,共4页
数字逻辑电路最基本的构造就是用电子开关实现逻辑“0”和逻辑“1”。目前采用 CMOS构造的逻辑器件在总体性能上已超过 TTL,因而将成为数字电路教学的重点内容。本文介绍了从 MOS管的逻辑形式出发用互补对及广义互补的方法揭示
关键词 逻辑电路 cmos集成电路 教学方法
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CMOS反相器电压传输特性的三维建模及教学方法研究 被引量:2
18
作者 张红升 杨虹 周前能 《科教导刊》 2017年第6期104-105,共2页
针对"数字集成电路设计原理"课程中CMOS反向器电压传输特性曲线难以被学生理解的教学难题,利用MATLAB进行建模,并通过三维图形,形象的展示了CMOS反向器的IV特性曲线和VTC曲线的内在联系和形成机制,提高了教学效果。
关键词 数字集成电路设计 cmos反相器 MATLAB建模 教学探索
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基于高速CMOS时钟的数据恢复电路设计与仿真 被引量:2
19
作者 李翠玲 《电子设计工程》 2018年第6期180-184,共5页
文中基于2.5 GB/s的高速型数据收发器模型,采用SMIC 0.18μm的双半速率CMOS时钟进行数据的恢复处理。设计CMOS时钟主要包含:提供数据恢复所需等相位间隔参考时钟的1.25 GHz、16相频锁相环电路;采用电流逻辑模式前端电路构成的复用CDR环... 文中基于2.5 GB/s的高速型数据收发器模型,采用SMIC 0.18μm的双半速率CMOS时钟进行数据的恢复处理。设计CMOS时钟主要包含:提供数据恢复所需等相位间隔参考时钟的1.25 GHz、16相频锁相环电路;采用电流逻辑模式前端电路构成的复用CDR环路;滤除亚稳态时钟的采样超前、滞后鉴相器;选择时钟与相位插值的控制时钟电路,以及基于折半、顺序查询算法的数字滤波电路。并对时钟进行数模混合仿真检测,测试结果表明:电路对于2.5 GB/s的差分输入数据,可快速高效完成数据恢复和时钟定时复位,具备极高的开发与应用前景。 展开更多
关键词 高速cmos恢复时钟 双环半速率电路 鉴相与时钟选择 数字滤波器
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基于CMOS数字工艺的低噪声传感器接口电路
20
作者 黄卓磊 王玮冰 +2 位作者 彭城 祖秋艳 陈大鹏 《微电子学》 CAS CSCD 北大核心 2012年第5期605-608,共4页
设计了一种应用于超低频率的低噪声MEMS传感器接口电路。该电路利用斩波技术降低1/f噪声,并利用MOS电容替代模拟无源元件等方法,使之与数字工艺相兼容。采用CSMCCMOS 0.5μm 2P3MCMOS工艺,实现了增益为36dB的读出电路。该电路的等效输... 设计了一种应用于超低频率的低噪声MEMS传感器接口电路。该电路利用斩波技术降低1/f噪声,并利用MOS电容替代模拟无源元件等方法,使之与数字工艺相兼容。采用CSMCCMOS 0.5μm 2P3MCMOS工艺,实现了增益为36dB的读出电路。该电路的等效输入噪声功率谱密度为13μV/(Hz)~1/2,3阶交调失真为-33.6dB。电路的功耗为10mW。 展开更多
关键词 读出电路 斩波技术 cmos数字工艺
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