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SOI嵌入式DRAM技术动态钳制电位DTMOS器件性能的优化设计(英文)
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作者 Kim C S Burke F +3 位作者 Rambhatla A 赵阳 Zahurak J Parke S A 《南京师范大学学报(工程技术版)》 CAS 2003年第4期59-62,共4页
描述了n 沟道动态电位DTMOS半导体器件的直流和高频特性 ,该器件制造采用了低功耗CMOSSOC工艺 ,同时也包含了高密度嵌入式DRAM技术 .在本工作中的DTMOS器件在较早时候就发现性能优于本体接地 (GB)和本体浮地 (FB)的MOSFET器件 .本器件... 描述了n 沟道动态电位DTMOS半导体器件的直流和高频特性 ,该器件制造采用了低功耗CMOSSOC工艺 ,同时也包含了高密度嵌入式DRAM技术 .在本工作中的DTMOS器件在较早时候就发现性能优于本体接地 (GB)和本体浮地 (FB)的MOSFET器件 .本器件具有无特性曲线缠绕、gm=93 6μS/ μm ,gout=3 6μS/ μm ,Ion/Ioff=2 10 μA/ 0 .1pA ,在Vdd=1V时fmax=3 2GHz的良好特性 ,特别适用于低电压嵌入式基频电路并具有对射频RF前端电路的极佳性能 ,因此可以使嵌入式DRAM、数字电路、模拟电路和RF射频电路混合于一体 ,用在超低功耗、低成本的SOC(系统集成 ) 展开更多
关键词 动态钳制电位dtmos器件 系统集成芯片 嵌入式DRAM技术
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基于0.15微米SOI嵌入式DRAM技术的动态钳制电位DTMOS器件源极与漏极的优化设计(英文)
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作者 Burke F Rambhatla A +1 位作者 Zahurak J Parke S A 《南京师范大学学报(工程技术版)》 CAS 2003年第4期63-65,共3页
描述了用以进行n 沟道动态电位DTMOS半导体器件源极 /漏极载流子注入优化设计的实验结果 ,该器件制造采用了低成本 0 .15微米SOI和SOC(system on chip ,系统集成芯片 )技术 ,同时也包含了高密度嵌入式DRAM技术 .实验结果表明 ,本器件可... 描述了用以进行n 沟道动态电位DTMOS半导体器件源极 /漏极载流子注入优化设计的实验结果 ,该器件制造采用了低成本 0 .15微米SOI和SOC(system on chip ,系统集成芯片 )技术 ,同时也包含了高密度嵌入式DRAM技术 .实验结果表明 ,本器件可用来作为嵌入式超低压模拟电路和射频前端电路的混合电路芯片 ,并与嵌入式DRAM核心技术一起 ,作为超低压、低成本SOC(系统集成芯片 ) 展开更多
关键词 动态钳制电位dtmos器件 嵌入式DRAM技术 系统集成芯片
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SOI动态阈值MOS器件结构改进
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作者 宋文斌 毕津顺 韩郑生 《微电子学》 CAS CSCD 北大核心 2009年第2期280-284,共5页
传统SOI DTMOS器件固有的较大体电阻和体电容严重影响电路的速度特性,这也是阻碍SOI DTMOS器件应用于大规模集成电路的最主要原因之一。有人提出通过增大硅膜厚度的方法减小器件体电阻,但随之而来的寄生体电容的增大严重退化了器件特性... 传统SOI DTMOS器件固有的较大体电阻和体电容严重影响电路的速度特性,这也是阻碍SOI DTMOS器件应用于大规模集成电路的最主要原因之一。有人提出通过增大硅膜厚度的方法减小器件体电阻,但随之而来的寄生体电容的增大严重退化了器件特性。为了解决这个问题,提出了一种SOI DTMOS新结构,该器件可以分别优化结深和硅膜的厚度,从而获得较小的寄生电容和体电阻。同时,考虑到沟道宽度对体电阻的影响,将该结构进一步优化,形成侧向栅-体连接的器件结构。ISE-TCAD器件模拟结果表明,较之传统SOI DTMOS器件,该结构的本征延时和电路延时具有明显优势。 展开更多
关键词 绝缘体上硅 动态阈值场效应管 体电容 体电阻
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Leakage Reduction Using DTSCL and Current Mirror SCL Logic Structures for LP-LV Circuits
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作者 Sanjeev Rai Ram Awadh Mishra Sudarshan Tiwari 《Circuits and Systems》 2013年第1期20-28,共9页
This paper presents a novel approach to design robust Source Coupled Logic (SCL) for implementing ultra low power circuits. In this paper, we propose two different source coupled logic structures and analyze the perfo... This paper presents a novel approach to design robust Source Coupled Logic (SCL) for implementing ultra low power circuits. In this paper, we propose two different source coupled logic structures and analyze the performance of these structures with STSCL (Sub-threshold SCL). The first design under consideration is DTPMOS as load device which analyses the performance of Dynamic Threshold SCL (DTSCL) Logic with previous source coupled logic for ultra low power operation. DTSCL circuits exhibit a better power-delay Performance compared with the STSCL Logic. It can be seen that the proposed circuit provides 56% reduction in power delay product. The second design under consideration uses basic current mirror active load device to provide required voltage swing. Current mirror source coupled logic (CMSCL) can be used for high speed operation. The advantage of this design is that it provides 54% reduction in power delay product over conventional STSCL. The main drawback of this design is that it provides a higher power dissipation compared to other source coupled logic structures. The proposed circuit provides lower sensitivity to temperature and power supply variation, with a superior control over power dissipation. Measurements of test structures simulated in 0.18 μm CMOS technology shows that the proposed DTSCL logic concept can be utilized successfully for bias currents as low as 1 pA. Measurements show that existing standard cell libraries offer a good solution for ultra low power SCL circuits. Cadence Virtuoso schematic editor and Spectre Simulation tools have been used. 展开更多
关键词 Cmos Integrated CIRCUITS Cmos LOGIC Circuit dynamic threshold mos (dtmos) Power-Delay Product Source-Coupled LOGIC (SCL) SUB-threshold Cmos SUB-threshold SCL Ultra-Low-Power CIRCUITS Weak Inversion LP-LV(Low Power-Low Voltage)
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