ECC处理器时间随机化抗DPA攻击设计

为了提高ECC密码处理器的抗差分能量攻击能力,提出了基于软中断的时间随机化抗差分能量攻击方法。首先分析了时间随机化抗DPA攻击的原理;然后结合ECC处理器的运算特征,设计了基于软中断的时间随机化电路;最后搭建了功耗仿真平台。对设计进行仿真分析,结果表明,本设计能够满足抵抗DPA攻击,同时时间随机化部分的功耗特性在能量迹上不易被区分剔除,达到了处理器抗DPA攻击的设计要求。

RSA/ECC密码协处理器的硬件实现

给出了一种公钥密码协处理器的结构,既可以计算定义在Fp上的椭圆曲线的点乘运算,也可以计算应用在RSA中的模幂运算,支持域长度不超过256比特的ECC,长度不超过2 048比特的RSA。该协处理器具有结构简单、实现方便、稍加调整即可满足用户对面积的要求等特点。

面向多核的ECC加速阵列研究与设计

为了使密码多核处理器支持ECC密码算法,提取ECC运算操作特征,设计了一种面向密码多核处理器的ECC加速阵列结构,可实现640bit以内任意长度的双域(素域和二元域)ECC密码算法,有效支持高并行度的ECC加速算法和多ECC算法并行计算.在CMOS 0.18μm工艺库下综合并布局布线,电路最大时钟频率238 MHz,和其他文献相比,此算法的运算速度有所提高,算法支持范围更广.

高速双有限域加密协处理器设计

文章提出了一种能够同时在有限域GF(P)和GF(2m)中高速实现椭圆曲线密码算法(ECC)的协处理器。该协处理器能够高速完成椭圆曲线密码算法中各种基本的运算。通过调用这些基本的模运算指令,可以实现各种ECC上的加密算法。该协处理器支持512位以下任意长度的模运算。协处理器工作速度很快,整个协处理器综合采用了多种加速结构和算法并采用了流水线结构设计。根据物理综合的结果,协处理器可以工作在300MHz的频率,运算时间比此前的一些同类芯片快4到10倍左右。

双域可重构CIOS模乘器的研究与设计

为提高ECC处理器中模乘的运算速度,并支持长度可重构的双域（素域和二元域）模乘计算,分析了CIOS模乘算法的并行性,提出了适用于硬件并行加速的双参数CIOS算法,设计了6级流水线以及多字数据并行运算的模乘硬件电路,可实现1 152位以内任意长度的双域模乘运算。在CMOS 0.18μm工艺库下综合并布局布线,电路最大时钟频率为238MHz。与其他文献的运算时间相比,160~1 024位模乘运算时间减少了17%~40%。