低代价锁步EDDI:处理器瞬时故障检测机制

随着ULSI工艺步入深亚微米时代,处理器内部组合逻辑的瞬时故障敏感性迅速提高,文中在设计初期将硬件寄存器纠检错能力和系统软件检错能力纳入考虑,兼顾处理器内组合逻辑、时序逻辑两类部件,设计应用级"低代价锁步EDDI(Error Detection by Duplicated Instructions)"机制.创新如下:(1)提出基于概率论的故障漏检率量化估计方法,为纠检错与性能折中进行指导.以往的应用级检错机制在设计过程中并没有考虑到下层操作系统的检错能力,这会造成可靠性估计不足而带来性能损失.文中依照指令流经的部件将故障划分为不同子类,并将操作系统纳入考虑,提出基于概率论的故障漏检率量化估计方法,理论估计与故障注入结果拟合良好.(2)低代价锁步EDDI机制,结合硬件纠检错能力,兼顾处理器内组合逻辑和时序逻辑两类部件,大幅降低了性能代价.提出独特的低代价锁步指令复制规则,并通过编译链前端的寄存器分配,大幅减少了寄存器预留数,有效缓解了寄存器压力,降低了访存代价,提高了寄存器的性能.寄存器预留也保证了本机制无需修改编译器传参规则,无需重新编译系统库,提高了通用性.(3)采用单比特故障模型,基于SPARC体系结构,选取处理器中代表性部件:解码(DecoderUnit)单元、地址生成(Address GEN Unit)单元、算逻单元(ALU)进行故障注入,对低代价锁步EDDI实现代价进行详细评测.与全复制EDDI相比,低代价锁步EDDI仅以故障漏检率SDC(Silent Data Corruption)平均升高0.8%的代价,换取了动态执行指令数平均减少36.1%,执行时间平均降低35.2%的性能优势.

基于指令级冗余的密码流处理器并发错误检测方法

自然故障与恶意故障将降低密码流处理器的可靠性与安全性。针对此情况,提出基于指令级冗余的低开销并发错误检测方法。分析密码流处理器上不同算法实现时的功能单元利用率,验证指令级冗余方法实现的可行性与高效性。提出脆弱性感知的指令复制算法,在满足性能约束条件下优先复制脆弱性高的指令。实验证明,该方法引入的硬件开销仅为1. 5%,且在相同性能开销时,对随机故障与恶意故障的检测能力优于其他指令级冗余方法。全指令复制后典型SP(AES-128)、Feistel(SMS4)、L-M(IDEA)结构算法实现性能开销分别为25.6%、17. 9%、15. 7%,对比于具有相似故障检测能力的其他指令级冗余方法,其性能开销最低。