基于VHDL的高精度数字频率计的设计与实现

FPGA/CPLD在数字系统开发的应用日益广泛,影响到生产生活的方方面面。电子计数式频率计在各种电子测量领域应用广泛。为了降低频率计的量化误差,提高频率测量精度,在QuartusⅡ9.0开发环境下,用VHDL语言设计了一种能在1 Hz～100 MHz频率范围内使频率测量相对量化误差小于10-5的高精度数字频率计,仿真结果表明,所设计的数字频率计达到了设计精度要求,并能准确显示测量数值。最后,以CycloneⅡ系列EP2C20F484C7芯片为硬件环境,验证了各项设计功能的正确性。