基于可持续发展教育(ESD)的设计课程改革——以英国德蒙福特大学时尚设计课程为例

可持续发展教育是教育的重要组成部分,可以改善教育与学习,促进并实现可持续的未来。本文通过对英国时尚设计相关课程的考察,以德蒙福特大学的2门课程为研究案例,对可持续发展教育(ESD)嵌入时尚设计课程的教学流程及模式进行梳理,并分析总结其如何在课程中将可持续设计概念融合到材料、造型和工艺的整体教学实践中,实现学生可持续思维及创新能力的培养,旨在为高校和教育机构在相关设计课程中开展可持续教育起到借鉴作用。

多指条nMOSFET抗ESD设计技术

利用多指条nMOSFET进行抗ESD设计是提高当前CMOS集成电路抗ESD能力的一个重要手段,本文针对国内某集成电路生产线,利用TLP(TransmissionLinePulse)测试系统,测试分析了其nMOSFET单管在ESD作用下的失效机理,计算了单位面积下单管的抗ESD(ElectroStaticDischarge)能力,得到了为达到一定抗ESD能力而设计的多指条nMOSFET的面积参数,并给出了要达到4000V抗ESD能力时保护管的最小面积,最后通过ESDS试验进行了分析和验证。

集成电路ESD设计验证技术

传输线脉冲(TLP)测试是当前电路设计工程师研究ESD保护器件特性和进行ESD加固设计的有力工具。分析了ESD应力作用下MOSFET的工作原理,指出精确测试保护器件或电路在ESD大电流应力下的I-V特性曲线,提取特征参数,将有利于ESD加固设计的一次成功;通过对典型TLP测试波形的分析,将TLP试验与器件的大电流响应建立联系;最后对扩散电阻和nMOSFET的TLP典型I-V特性进行了分析,并给出了实际的设计参数。

CMOS集成电路ESD设计

主要介绍了人体的静电模型和IC中ESD(Electric Static Discharge)保护设计的防护电路以及注意事项,包括输入端口两级ESD保护结构和版图要求,输出端、电源与地之间的ESD保护设计,ESD保护可以增强电路的可靠性。同时简要介绍了输入、输出端口电源、地,以及必须遵循的ESD规则。

电子设备中的ESD保护设计

介绍了静电放电(ESD)的工作机理以及静电放电给电子元器件所带来的损伤。通过对比压敏电阻与瞬变电压抑制二极管(TVS管)的特点,给出了如何选择ESD保护器件的一些建议。在分析了TVS管的工作原理及关键参数基础上,对TVS管选型标准进行了简要介绍。针对使用TVS管的保护电路,以IEC61000-4-2最高严酷度级别4的环境对电路中的寄生参数进行了分析,提出了优化ESD保护器件性能及PCB保护电路设计时需要注意的事项。以MAX3490E为例指出了集成片上ESD系统芯片的优点。

基于CMOS多功能数字芯片的ESD保护电路设计

基于CSMC 2P2M 0.6μm CMOS工艺设计了一种ESD保护电路。整体电路采用Hspice和CSMC 2P2M的0.6μm CMOS工艺的工艺库(06mixddct02v24)仿真,基于CSMC 2P2M 0.6μm CMOS工艺完成版图设计,并在一款多功能数字芯片上使用,版图面积为1 mm×1 mm,参与MPW(多项目晶圆)计划流片,流片测试结果表明,芯片满足设计目标。

考虑寄生参数的集成电路ESD损伤仿真方法

在传统的基于设计电路的ESD(Electro-Static Discharge)损伤仿真中,通常不考虑版图物理结构的影响,其仿真结果往往与实际损伤情况出现较大偏差,因此提出了一种考虑版图设计中寄生参数的集成电路ESD损伤的仿真方法.首先给出了仿真应用的具体分析流程.然后按照经验公式提取法明确了各种寄生参数的计算模型.最后,以集成运算放大器LM741为例,对其进行了ESD损伤模拟,再通过击打实验、失效定位与电性能测试,结果表明:仿真与实验结果具有较好的一致性,验证了该方法的有效性.

智能手机的ESD损伤与防护

为有效改善智能手机的ESD防护性能,分析了ESD产生的原因和对手机的危害。根据智能手机的特性,从外壳设计、电路设计、软件设计等方面提出了ESD的对应防护措施。

CMOS集成电路的ESD设计技术

首先论述了CMOS集成电路ESD保护的必要性 ,接着介绍了CMOS集成电路ESD保护的各种设计技术 ,包括电流分流技术、电压箝位技术、电流均衡技术、ESD设计规则、ESD注入掩膜等。采用适当的ESD保护技术 ,0 8μmCMOS集成电路的ESD能力可以达到 30 0 0V。

电子设备中PCB板的抗ESD设计方法研究

在电子产品设计中必须遵循抗静电释放的设计规则,从静电释放(ESD)产生的原理、危害以及PCB板的抗ESD设计方法等方面讨论了PCB板设计中遇到的ESD问题及其解决方法.

Experion PKS与RTU、ESD通讯的实现

以塔里木油田迪那2气田为例,从Experion PKS与RTU、ESD的系统结构、硬件及软件组成情况入手,重点介绍了基于Modbus协议Experion PKS与RTU、ESD之间通讯的实现过程。

系统级封装的片上和板级协同ESD保护方案

提出了一种面向系统级封装(SiP)的片上和板级协同设计方案,提升了电路的ESD性能。该SiP系统集成了若干驱动放大器、ADC和电阻电容。虽然集成的芯片引脚均可满足2 000V的HBM ESD能力,但因为封装尺寸为0402的高精度薄膜电阻会受到损伤,所以SiP仅能承受600V的ESD冲击。在SiP中增加了高速开关二极管1N4148,以泄放ESD冲击电流,使得该SiP集成电路系统的ESD能力从600V提升至2 500V。片上与板级协同设计方法能显著提升产品的可靠性,可广泛应用于SiP产品中。

提高集成电路ESD防护能力的仿真方法

为解决集成电路的全芯片静电防护设计中寄生电阻导致的防护空间压缩问题,提出了一种实用的能够在版图设计过程中提高集成电路静电放电(ESD)防护能力的仿真方法,用于评估和控制ESD电流通路上的寄生电阻,辅助ESD防护设计,预估器件静电防护等级。详细介绍了仿真方法的原理和流程,以0.18μm SOI CMOS工艺制造的静态随机存储器电路为仿真和实验对象,应用此仿真方法,统计寄生电阻值,优化ESD防护设计,并进行ESD测试,记录未优化样品和优化样品的失效电压。通过对比寄生电阻和失效电压,证明降低寄生电阻可获得更好的ESD防护性能,而且器件失效电压和关键寄生电阻值R Vdd之间存在近似线性反比关系。

移动电话的ESD测试要求及防护设计

移动电话的ESD测试是国家强制认证的要求,论述了标准测试要求和测试过程中出现的主要问题。同时针对手机的电路设计及ESD防护对策等问题提出一些观点和看法。

多电源电压SoC芯片ESD保护设计

ESD是集成电路设计中最重要的可靠性问题之一。显示驱动芯片是一款复杂的So C芯片,具有多电源电压、数模混合、面积大等特点,因此ESD设计具有很大的难度。该文根据芯片的特点,分析了ESD设计难点,在基本ESD电路的基础上,以电源钳位电路和轨到轨电路组成的电源ESD保护网络为介绍重点,给出了全芯片ESD保护设计方案。

CMOS电路中ESD保护结构的设计

本文研究了在CMOS工艺中I/O电路的ESD保护结构设计以及相关版图的要求,其中重点讨论了PAD到VSS电流通路的建立。

28nm工艺基于T＿Coil结构的带ESD防护器件的高速IO设计

高速串行接口芯片是通信领域的核心芯片,也是云计算的核心互联芯片,高速串行接口芯片的IO在实现高速率的同时如何保证其军品ESD指标是关键难点之一。传统的设计方法,在保证ESD防护能力的前提下,高速IO设计往往无法达到预期的带宽。针对传统设计方法存在的缺点,采用基于T_Coil结构的带ESD防护器件的高速IO电路结构。然后,完成28nm工艺下基于T_Coil结构的带ESD防护器件的高速IO设计,采用反向二极管技术设计ESD防护器件,使用CadenceVirtuoso软件完成其电路设计和版图设计。最后,基于仿真工具给出了功能性能仿真结果和带寄生参数的仿真结果,并与传统技术进行对比,设计实现了16Gbps的速率。

多电源和多地的片上ESD保护

介绍了集成电路设计中ＥＳＤ保护的基本原理和几种常用的保护方法并比较其优劣。提出了在多电源、多地时特殊的ＥＳＤ保护结构（栅耦合结构及共用泄放回路），以及该结构在不同应用中的变化。

CMOS集成电路ESD保护技术研究

介绍了ESD保护原理、测试方法及典型的ESD保护电路,针对2000V的HBM模型ESD保护指标要求,采用CSMC 0.5μm 25V(VGS)/25V(VDS)DPTM工艺模型和GGMOS器件进行了全芯片的ESD保护电路设计,并对ESD保护管的输出驱动级做了探索,在保证输出级ESD保护能力的同时,提高了输出端口的带负载能力。鉴于ESD保护结构工艺移植性较差,保护性能与工艺密切相关的特点,结合具体版图设计实践,总结了ESD保护结构版图设计的通用原则。这些原则旨在提高ESD保护结构的抗静电能力或提高ESD保护器件的工作可靠性,与具体的实现工艺无关。流片后的ESD实验表明,设计的ESD保护结构可以承受2000V HBM ESD攻击。

多电源混合电压SoC的全芯片ESD设计实例

SoC是含有微处理器、外围电路等的超大规模集成电路,具有器件特征尺寸小、复杂度高、面积大、数模混合等特点,SoC的ESD设计成为设计师面临的一个新的设计挑战。文章详细介绍了一个复杂的多电源、混合电压专用SoC芯片的全芯片ESD设计方案,并结合电路特点仔细分析了SoC芯片ESD设计的难点,提出了先工艺、再器件、再电路三个层次的分析思路,并将芯片ESD总体解决方案中的关键设计重点进行了逐一分析,最后给出了全芯片ESD防护架构的示意图。该SoC芯片基于0.35μ m2P4M Polycide混合信号CMOS工艺流片,采用文中提出的全芯片ESD防护架构,使该芯片的HBM ESD等级达到了4kV。