基于CMOS工艺的全芯片ESD保护电路设计

介绍了几种常用ESD保护器件的特点和工作原理,通过分析各种ESD放电情况,对如何选择ESD保护器件,以及如何设计静电泄放通路进行了深入研究,提出了全芯片ESD保护电路设计方案,并在XFAB 0.6μm CMOS工艺上设计了测试芯片。测试结果表明,芯片的ESD失效电压达到5 kV。

CMOS集成电路中ESD保护技术研究

分析ESD失效的原因和失效模式,针对亚微米CMOS工艺对器件ESD保护能力的降低,从工艺、器件、电路三个层次对提高ESD保护能力的设计思路进行论述。工艺层次上通过增加ESD注入层和硅化物阻挡层实现ESD能力的提高;器件方面可针对电路的特点,选择合适的器件(如MOS,SCR,二极管及电阻)达到电路需要的ESD保护能力;电路方面采用栅耦和实现功能较强的ESD保护。

几种应用于触摸感应电路的ESD保护结构设计

电容式触摸感应检测按键电路是一类对静电特别敏感的电路,因此静电放电(ESD)保护结构的选择问题对这一类电路显得特别重要。一方面要确保所选择的ESD保护结构有足够的抗静电能力,另一方面这种ESD保护结构又不能使芯片的面积和成本增加太多,基于此要求,介绍了3种应用在电容式触摸感应检测按键电路中的ESD保护结构。主要描述了这3种结构的电路形式和版图布局,着重阐述了为满足电容式触摸感应检测按键电路的具体要求而对这3种结构所作的改进。列出了这3种改进过后的ESD保护结构的特点、所占用芯片面积以及抗静电能力测试结果的比较。结果表明,经过改进后的3种ESD保护结构在保护能力、芯片面积利用率以及可靠性等方面都有了非常好的提升。

基于CMOS多功能数字芯片的ESD保护电路设计

基于CSMC 2P2M 0.6μm CMOS工艺设计了一种ESD保护电路。整体电路采用Hspice和CSMC 2P2M的0.6μm CMOS工艺的工艺库(06mixddct02v24)仿真,基于CSMC 2P2M 0.6μm CMOS工艺完成版图设计,并在一款多功能数字芯片上使用,版图面积为1 mm×1 mm,参与MPW(多项目晶圆)计划流片,流片测试结果表明,芯片满足设计目标。

一种改进的片内ESD保护电路仿真设计方法

对现有的片内ESD保护电路仿真设计方法进行了改进,使之适用于深亚微米工艺.文中设计了新的激励电路以简化仿真电路模型;增加了栅氧化层击穿这一失效判据;使用能量平衡方程描述深亚微米MOSFET的非本地输运,并对碰撞离化模型进行了修正;使用蒙特卡罗仿真得到新的电子能量驰豫时间随电子能量变化的经验模型.最后使用文中改进的仿真设计方法对一个ESD保护电路进行了设计和验证,测试结果符合设计要求.

深亚微米CMOS IC抗噪声ESD保护电路的设计

CMOS工艺技术缩小到深亚微米阶段,电路的静电(ESD)保护能力受到了更大的限制。因此,需要采取更加有效并且可靠的静电放电保护设计。文章提出了一种新型的ESD保护电路,以LVTSCR结构为基础,结合栅耦合技术以及抗噪声干扰技术。这种新型电路即使被意外触发也不会引起闩锁效应,提高了ESD保护电路的可靠性,实现了全芯片保护。

系统级封装的片上和板级协同ESD保护方案

提出了一种面向系统级封装(SiP)的片上和板级协同设计方案,提升了电路的ESD性能。该SiP系统集成了若干驱动放大器、ADC和电阻电容。虽然集成的芯片引脚均可满足2 000V的HBM ESD能力,但因为封装尺寸为0402的高精度薄膜电阻会受到损伤,所以SiP仅能承受600V的ESD冲击。在SiP中增加了高速开关二极管1N4148,以泄放ESD冲击电流,使得该SiP集成电路系统的ESD能力从600V提升至2 500V。片上与板级协同设计方法能显著提升产品的可靠性,可广泛应用于SiP产品中。

利用键合线提高ESD保护电路射频性能的研究

提出了一种利用键合线提高ESD保护电路射频性能的新型片外ESD保护电路结构。该新型结构在不降低ESD保护电路抗静电能力前提下,提高了ESD保护电路射频性能。针对一款达林顿结构ESD保护电路,制作了现有ESD保护电路结构和新型ESD保护电路结构的测试板级电路,测试结果表明:两种ESD保护电路结构的抗静电能力均达到20 kV,现有ESD保护电路结构在0～4.3 GHz频段内衰减系数均小于1 dB,反射损耗系数均小于-10 dB,最高工作频率为4.3 GHz;新型ESD保护电路结构在0～5.6 GHz频段内衰减系数均小于1 dB,反射损耗系数均小于-10 dB,最高工作频率为5.6 GHz。

电子设备中的ESD保护设计

介绍了静电放电(ESD)的工作机理以及静电放电给电子元器件所带来的损伤。通过对比压敏电阻与瞬变电压抑制二极管(TVS管)的特点,给出了如何选择ESD保护器件的一些建议。在分析了TVS管的工作原理及关键参数基础上,对TVS管选型标准进行了简要介绍。针对使用TVS管的保护电路,以IEC61000-4-2最高严酷度级别4的环境对电路中的寄生参数进行了分析,提出了优化ESD保护器件性能及PCB保护电路设计时需要注意的事项。以MAX3490E为例指出了集成片上ESD系统芯片的优点。

ESD保护器件GGNMOS二次击穿前的建模

基于ESD应力下GGNMOS的工作特性,从GGNMOS的内部物理过程,推导建立了二次击穿前GGNMOS的器件级模型,并给出了相应的参数提取方法;实现了输入工艺参数等到模型中,即可仿真GGNMOS二次击穿前的I-V特性。通过与TLP实际测试结果的比较,证实了所推导模型的可行性。

一种带封装及ESD保护电路的低噪声放大器设计

研究了封装以及ESD保护电路对低噪声放大器的性能影响。通过详尽推导电感负反馈共发射极低噪声放大器的输入阻抗、跨导、电压增益以及噪声系数的表达式,讨论并设计了一个应用于超高频接收芯片的低噪声放大器。芯片采用低成本的0.8μm BiCMOS工艺实现,封装形式为SOIC28。经过测量,所得到的参数与讨论及仿真值很好吻合,验证了设计以及优化方法的正确性。

基于CMOS工艺的射频集成电路ESD保护研究

随着工艺特征尺寸的缩小，射频集成电路承受的静电放电（ESD）问题日趋变得复杂。保护电路与被保护核心电路的相互影响，已经成为制约射频集成电路发展的一个障碍。本文主要研究CMOS工艺下，ESD保护电路与被保护核心电路之间的相互影响的作用机理，提出研究思路，并对射频集成电路ESD保护电路的通用器件作出评价。

深亚微米集成电路中的ESD保护问题

本文对深亚微米工艺所引起的集成电路抗静电能力下降的原因和传统保护电路设计的缺陷进行了深入的阐述,从制造工艺、保护电路元件和保护电路结构三方面对深亚微米集成电路中的ESD

亚微米CMOS集成电路ESD保护新结构

本文主要介绍几种新型的ESD保护结构。包括互补SCR结构 ,双寄生SCR结构 ,低触发电压、高触发电流的横向SCR结构等 ,利用这些结构可以对CMOS集成电路的输入

混合信号IC的ESD保护电路设计

从电路设计的角度,介绍了混合信号IC的输入、输出、电源箝位ESD保护电路。在此基础上,构建了一种混合信号IC全芯片ESD保护电路结构。该结构采用二极管正偏放电模式,以实现在较小的寄生电容情况下达到足够的ESD强度;另外,该结构在任意两个pad间均能形成ESD放电通路,同时将不同的电源域进行了隔离。

具有ESD保护的低噪声放大器的噪声优化方法

针对实际产品中ESD保护产生的寄生效应对低噪声放大器噪声性能的影响,通过详细的理论分析,提出了一种具有ESD保护的低噪声放大器的噪声优化方法,并给出了具体的设计公式。采用该优化方法设计的低噪声放大器可以接近或等于单个晶体管的最小噪声系数。在0.25μm CMOS工艺下进行了仿真,仿真结果表明设计的低噪声放大器可以在不同的功耗下接近最小噪声系数,从而验证了提出的噪声优化方法的有效性。

一种互补式LVTSCR的CMOS芯片ESD保护方法

为实现对CMOS芯片进行ESD防护提出了一种互补式LVTSCR结构,给出了该结构横切面电路模型以及等效电路,分析了工作原理及可行性,并与现有的ESD保护结构进行对比分析,采用ISE-TCAD工具进行仿真实验.结果表明:该结构具有占用面积小,单位面积防护效率高的特性,可有效降低成本.

ESD保护低噪声放大器的分析与设计

针对封装和ESD寄生对源极电感反馈结构低噪声放大器的影响,进行了详细的理论分析。在已发表文献的基础上,加入对ESD寄生引起的输入匹配网络改变的考虑,给出了新的噪声系数公式。根据分析结果,提出设计时的考虑。采用0.18μm CMOS工艺,设计了一款GPS L1波段的单端低噪声放大器。测试结果显示,电路增益达到18dB,噪声系数为2.2dB;在1.8V电压下,电流消耗为4.5mA。

基于CMOS工艺的IC卡芯片ESD保护电路

介绍了 ESD保护结构的基本原理 ,并提出一个基于 CMOS工艺用于 IC卡芯片的保护电路。讨论了一些重要的设计参数对 ESD保护电路性能的影响并进行了物理上的解释。

CMOS射频集成电路ESD保护的挑战(英文)

随着集成电路(IC)工艺进入深亚微米水平,以及射频(Radio-Frequency,RF)IC工作频率向数千兆赫兹频段迈进,片上防静电泄放(ESD)保护设计越来越成为RF IC设计的挑战.产生这一挑战的关键原因在于ESD保护电路和被保护的RF IC核电路之间存在着不可避免的复杂交互影响效应.本文讨论了RF ESD保护的研究和设计领域的最新动态,总结了所出现的新挑战、新的设计方法和最新的RF ESD保护解决方案.