一种敏感的MOSFET ESD潜在损伤检测方法

MOSFET ESD潜在损伤的有效检测一直是一个难以解决的问题 .实验对比发现 ,MOSFET沟道电流的 1/ f噪声比传统的电参数更能敏感地反映栅氧化层中 ESD潜在损伤的情况 .在相同的静电应力条件下 ,1/ f噪声的变化要比常规电参数敏感的多 ,其功率谱幅度的相对变化量比跨导的最大相对退化量大 6倍以上 ,因此可以作为MOSFET ESD潜在损伤的一种敏感的检测方法 .在给出实验结果的同时 。

探索用端口Ⅰ-Ⅴ特性对CMOS电路的静电放电(ESD)潜在损伤进行分析诊断

探索用端口Ⅰ一Ⅴ特性对CMOS电路的ESD潜在损伤进行分析诊断，给出受ESD潜在损伤电路端口特性变化的一些特征，对用Ⅰ－Ⅴ特性变化表征潜在损伤器件的条件和局限性进行了讨论。

LDD-CMOS中ESD及其相关机理

LDD工艺是CMOS集成电路进入亚微米后应用最广泛的技术 ,该技术很好地改善了沟道电场分布 ,避免了在器件漏端的强场效应 ,在可靠性方面明显地提高器件及电路的热载流子寿命 .然而 ,LDD结构的抗ESD的能力却大大降低了 .文中通过实验和分析 ,研究了在ESD过程中 ,LDDgg nMOS器件的Snapback对器件潜在损伤的影响 。

一种纳米级存储器芯片的ESD的物理失效分析和研究

目前国内存储器芯片快速发展,非挥发性存储器NOR发展到45 nm工艺节点,NAND Flash发展到24 nm工艺节点。存储器被广泛应用到各种电子产品中,芯片的制造工艺不断提升,集成电路芯片的ESD失效占用很大比例,这个可靠性问题越来越被关注。文中对发生问题的集成电路产品进行失效分析,找到失效原因与机理是一项重要的工作,为了有效解决纳米级存储器芯片的静电保护问题,文中提出了一种有效分析纳米级存储器芯片的静电保护电路失效分析方法,从而改进和加强芯片管脚的静电保护电路。