RS(255,223)编译码器的设计与FPGA实现

介绍了RS(255,223)编译码器的设计,并根据编译码器的不同特点,采用不同结构的GF(28)乘法器。编码器利用多项式除法,采用并行结构;译码器采用Euclid算法,关键模块采用了串并结合的结构。同时给出了算法的FPGA实现,按照自上而下的设计流程,在保证速度的同时最大限度地减少了资源占用。