基于多核的嵌入式HEVC解码器并行优化

基于一款ARM big.LITTLE架构8核嵌入式处理器,设计了一种波前并行解码优化方法,主要包括像素重构并行、去方块滤波并行、样点自适应补偿并行等内容,突破了模块设计的边界限制,改善了Cache命中率,提升了解码效率。在Exynos5Octa处理器平台上的运行测试达到了较好的解码效果。