基于FPGA的高速实时FFT处理器设计

为满足机器人敏感皮肤实时信号处理的要求,系统采用FPGA来实现快速傅里叶变换(FFT)算法。本文在分析了基-2FFT算法的基础上,采用同步流水线结构,利用现场可编程门阵列(FPGA)完成256点16位复数点FFT。实验结果表明,使用FPGA实现FFT具有很好的实时性,能满足机器人敏感皮肤实时信号处理的要求。

基于FPGA的通用FFT处理器的设计

介绍了一种通用的可以在低端或是高端的FPGA上实现N(N=2M,M=2,3,4…)点FFT变换的方法。设计采用基4布斯编码算法和华莱士树算法设计完成了16X16位有符号数并行乘法器,并采用此并行乘法器为核心设计了FFT算法中的基-2蝶形运算单元,设计了串并转化模块、并串转换模块、移位选择模块、溢出检测模块和地址与控制模块等其它模块,并以这些模块和FPGA内部的双口RAM和ROM为基础组成了基-2FFT算法模块。整个模块采用基-2时域抽取,顺序输入,逆序输出的方法;利用Modelsim完成了FFT模块的前后仿真;利用Matlab编写了用于比较仿真结果和Matlab中FFT函数产生的结果的程序,从而验证了仿真结果的正确性。该模块最后能够在Cyclone EP1C6Q240C8型FPGA上稳定运行在60MHz。整个FFT模块能够在183μs左右完成1024点的16位定点复数FFT运算,能够满足一般工程的要求。该方法也可以用于实现更低点数或是更高点数的FFT运算。

基于FPGA的块浮点FFT的实现

在分析基-2 FFT算法的基础上,提出一种用FPGA实现FFT的方法.用块浮点机制,动态扩大数据范围,在速度和精度间得到折衷;模块化设计,易于实现更多点数的FFT运算.采用Verilog语言编程实现,在Quartus II和Modelsim平台下进行逻辑综合和时序仿真,时序分析结果与Matlab计算结果相比较验证了程序的正确性.

FFT处理器的FPGA设计方法

本文阐述了FFT的原理及FFT处理器的结构,深入分析了算法实现过程中数据传输的特点,在一般的实现结构上做了改进,主要介绍利用FPGA及状态机设计方法实现FFT算法,给出了FFT处理器中每个模块的具体设计方法。

基于FPGA的高速实时FFT处理器设计

结合高速、实时快速傅里叶变换(FFT)的实际需求,在分析了基4、按频率抽取(DIF)FFT算法的基础上,采用多级串行的同步流水线结构,利用现场可编程门阵列(FPGA)完成1024点、16位复数点、块浮点FFT。整个设计划分成多个功能模块,全部采用VerilogHDL描述,并在VirtexⅡ器件上实现。结果表明,利用FPGA实现复杂的数字信号处理(DSP)算法是完全可行的。

基于FPGA的大时宽带宽积频域脉压设计

主要介绍基于Altera公司FPGA器件的高速实时FFT运算单元实现及频率域脉冲压缩处理的设计方法。在分析基8、按频率抽取FFT算法的基础上,采用多级同步流水线结构,利用现场可编程门阵列(FPGA)完成最大4 096点块浮点FFT。整个设计划分成多个功能模块,采用VHDL描述语言,并在Stratix器件上实现。结果表明,利用FPGA实现复杂的数字信号处理(DSP)算法是完全可行的。

基于FPGA的大时宽带宽积频域脉压设计

介绍了基于ALTERA公司FPGA器件的高速实时FFT运算单元实现及频率域脉冲压缩处理的设计方法。在分析了基8、按频率抽取FFT算法的基础上,采用多级同步流水线结构,利用现场可编程门阵列(FPGA)完成了最大4096点块浮点FFT。整个设计划分成多个功能模块,采用VHDL描述语言,并在Stratix器件上实现。结果表明,利用FPGA实现复杂的数字信号处理(DSP)算法是完全可行的。

基于有限状态机的QPSK调制系统发送模块FPGA实现

分析了所设计的通信系统发射波形的帧格式,结合有限状态机(Finite State Machine,FSM)的设计思想,在FPGA上实现了通信系统的发送模块,将同步头数据、标志位数据、相位校正数据、正文数据各部分数据按先后顺序有序发送,实现了模块间的无缝链接,使系统的数据发送稳定可靠。

基于FFT的两种伪码快速捕获方案的研究与实现

该文提出两种基于FFT的伪码快速捕获方案,一种是基于分数倍采样率转换器的快捕方案;另一种是基于抽取器的快捕方案。两种伪码快捕电路均利用设计复用技术使硬件规模大幅减少;采用并行设计使系统的运算速度大大提高;采用块浮点算法以提高动态范围和运算精度。两种快捕电路均由一块FPGA实现。仿真和测试结果表明,基于分数倍采样率转换器的快捕电路与基于抽取器的快捕电路相比,占用的硬件资源较大,但是捕获精度更高。

基于FPGA的数字脉冲压缩系统实现

针对采用线性调频信号的宽带雷达系统,完成单通道高速数据采集和数字脉冲压缩系统的工程实现。系统使用ADS5500完成14位6、0 MSPS的数据采集,使用FPGA实现1 024点的数字脉冲压缩。脉冲压缩模块采用快速傅里叶变换IP核进行设计,可以在脉冲压缩的不同阶段对其进行复用,分别完成FFT和IFFT运算,从而使硬件规模大大减少。系统采用块浮点数据格式以提高动态范围,同时减小截断(或舍入)误差对输出信噪比的影响。

200MSPS数字脉冲压缩模块设计与实现

介绍了基于Xilinx公司FPGA(现场可编程门阵列)实现高速实时数字脉冲压缩处理的设计方法。本数字脉冲压缩模块由3片FPGA级联,分别完成脉冲压缩运算中的FFT(快速傅里叶变换)、复数乘窗和IFFT(快速傅里叶反变换)功能。在Xilinx器件上实现了数字脉冲压缩算法。通过与MATLAB仿真结果比较,该数字脉冲压缩模块很好地实现了32k点的块浮点数字脉冲压缩功能,吞吐率达到200 MSPS(百万次采样每秒)。