变维度FFT硬件加速器结构设计及FPGA实现

本文设计了一种变维度FFT硬件加速器,其采用体-面-线的数据组织形式,提出了一种面划分^([1])兼多路并行的架构,从面和线2个层次展开计算,以面为基本存储单位,以线为基本计算单位,提高了FFT运算的并行度,减少了处理器间的数据交互,并通过乒乓预读取的设计和无冲突的地址调整,提高了整机的运算访存比.本文设计的FFT加速器内含32个并行计算单元,支持IEEE-754标准下的32位单精度浮点数32点到64K点一维FFT运算,32点到256点的二维/三维FFT运算,且具有较强的可扩展性,可根据需要实现m×n×p序列的FFT运算.该设计已在Xilinx Virtex6FPGA芯片上进行原型验证,最高工作频率184.88 MHz.