The Effect of Queuing Mechanisms First in First out (FIFO), Priority Queuing (PQ) and Weighted Fair Queuing (WFQ) on Network’s Routers and Applications

The paper presents the simulation results of the comparison of three Queuing Mechanisms, First in First out (FIFO), Priority Queuing (PQ), and Weighted Fair Queuing (WFQ). Depending on their effects on the network’s Routers, the load of any algorithm of them over Router’s CPUs and memory usage, the delay occurred between routers when any algorithm has been used and the network application throughput. This comparison explains that, PQ doesn’t need high specification hardware (memory and CPU) but when used it is not fair, because it serves one application and ignore the other application and FIFO mechanism has smaller queuing delay, otherwise PQ has bigger delay.

FIFO（First Input First Output）先入先出

FIFO表示信息存储的一种数据结构。采用FIFO方式时，信息被以所收到的次序进行传输，队列（Queue）就是基于这种性质实现的。

Ovation系统FIRSTOUT和FIFO跳闸首出比较

对Ovation控制系统FIRSTOUT功能块进行了全面介绍,并比较了2个功能块的差异,FIFO功能块比FIRSTOUT功能块作为首出分辨率更高、记录更准确。

基于异步FIFO的Camera Link数字图像光纤传输技术

为满足数字图像的远距离传输需求,设计用于传输Camera Link接口数字图像的光纤通讯系统。系统分为发送和接收两个部分,分别负责Camera Link数字图像到光信号的转化以及相应的逆变换过程。采用Cyclone I EP1C12 FPGA作为发送和接收板卡的逻辑控制核心。在发送板卡的FPGA内设计逻辑控制模块,操纵两个异步FIFO(先入先出队列),将接收到的数字图像缓存,用本地时钟读取后再进行串行化转换。在不改变数字图像时序关系的前提下,用本地时钟替换原有的像素时钟,消除像素时钟不稳定性对后续传输影响。实验表明,利用该技术可以有效提升光纤传输系统的适应性、稳定性,改善、消除由像素时钟抖动造成的传输图像抖动现象。

Camera Link接口的异步FIFO设计与实现

介绍了异步FIFO在Camera Link接口中的应用,将Camera Link接口中的帧有效信号FVAL和行有效信号LVAL引入到异步FIFO的设计中。分析了FPGA中设计异步FIFO的难点,解决了异步FIFO设计中存在的两个关键问题:一是尽量降低电路中亚稳态的出现概率;二是如何产生空、满等相应的控制信号。为Camera Link接口提供了稳定的视频数据及控制信号。

采用FIFO技术Windows环境下的高速实时采集

比较了几种常见的数据采集卡的构成及其在 Windows环境下的采集方法 ,分析了各自的优缺点 ,简要介绍了 Win-dows的底层接口和 F IFO的结构原理 ,给出了采用 FIF O技术设计高速实时数据采集系统的方法。 FIF O技术的采用 ,既保证了 windows的多任务操作系统的特点 ,又保证了数据采集的可靠性 ,使在 Windows环境下无论对高速大容量数据采集还是对单次瞬变信号的实时捕获都提供了一种行之有效的方法。

基于国产FPGA的ARINC429总线接口的设计

依据ARINC429总线的传输规范,提出了ARINC429总线接口的一种设计方案。设计采用国产FPGA芯片SL2-25E,详细描述了结构设计与软件开发,以及集成在FPGA内部的发送、接收等模块的功能。仿真测试结果表明,基于国产FPGA的ARINC429总线接口能够完成数据无误收发,并且符合总线规范的要求,结构简单,易于扩展,对其他串行总线数据通信以及航空电子系统的发展具有借鉴意义。

基于TMS320DM642与FIFO的CameraLink相机接口实现

提出了数字信号处理芯片TMS320DM642和EPM3128控制一片FIFO和ChannelLink芯片实现DSP与Camer-aLink的无缝连接。解决图像数据输出速度为40MB/S的高速图像数据采集系统中前端采集与后端输出的速度匹配问题。系统实现实时、高速的采集大量的图像数据。

基于Vivado的Xilinx FIFO IP核应用与仿真

介绍了FIFO的原理,以及在FPGA数字系统设计中的应用,着重分析了Xlinx公司的FIFO IP核的构建方法与实际应用方法。通过编写Verilog代码对FIFO空间进行读写,并使用Xilinx公司的开发环境Vivado内嵌的Modelsim对FIFO IP核进行了时序仿真,结合仿真结果详细分析了各控制信号以及FIFO的工作机制,为基于FIFO的FPGA数字系统设计提供了参考。

基于FPGA的异步FIFO缓存数据溢出控制系统

为获取更高效、稳定的缓存数据控制方法,设计基于现场可编程门阵列(field programmable gate array,FPGA)的异步FIFO缓存数据溢出控制系统。设计存储控制方案,得到基于FPGA的系统硬件;建立缓存数据存储溢出模型,得到数据节点剩余能量的最小值最大化求解,在函数模型下判断存储数据是否溢出;设计数据溢出控制算法,得到缓存数据溢出控制系统的软件。分别对数据溢出的监测性能与控制性能进行测试。实验结果表明:使用该方法剩余的能耗较高,可见该方法对于缓存数据的监测与控制性能均较好。

基于Chisel语言的异步FIFO设计及验证

采用敏捷硬件开发语言Chisel,对数字系统设计中经常使用的异步先进先出(FIFO)进行设计,使用Chisel语言特性提高了设计效率和质量。使用ChiselTest框架对所设计的异步FIFO进行基本功能仿真验证,使用通用验证方法学(UVM)进行更加完备的功能仿真验证,再使用QuartusⅡ软件进行逻辑综合。对比使用Chisel语言与使用传统硬件描述语言(HDL)设计的异步FIFO综合结果,结果表明,使用传统HDL语言设计的异步FIFO消耗了50个组合逻辑单元,而使用Chisel语言设计的异步FIFO,综合后仅消耗了39个组合逻辑单元。

Optimal Implementation of Two FIFO-Queues in Single-Level Memory

This paper presents mathematical models and optimal algorithms of two FIFO-queues control in single-level memory. These models are designed as two-dimensional random walks on the integer lattice in a rectangular area for consecutive implementation and a triangle area for linked list implementation.

使用排队论模型对FIFO深度的研究

长期以来FIFO研究偏重于降低单元间传输延时,所建立的模型不能满足对其它参数研究的要求。特别是FIFO深度,一般依靠设计者经验给出,尚未有理论上的解决方案。当可重构技术应用日趋成熟,可重构系统芯片功能可由应用工程师最终确定时,FIFO深度选取问题更加突出。针对上述问题,本文提出了一种基于排队论的新型FIFO模型,使用该模型探讨了FIFO深度问题,阐述了FIFO深度的理论含义,并给出了FIFO深度理论计算公式。

基于FIFO技术的数据采集系统研究

数据采集系统[1]是工业CT[1](Industrial Computed Tomography--ICT)的重要组成部分,保证数据采集系统工作的稳定、可靠和一致性,对于研制和改进其质量和提高工业CT整体性能有着重要的意义.在Windows操作系统下,程序查询的教据传输方式会因为其它程序的中断造成数据丢失,针对这一问题,对工业CT的数据采集系统进行了设计与研究[3].将程序查询方式改为中断方式,在计数逻辑电路的数据通道前端加上FIFO缓存,从而保证了数据采集和传输的可靠和稳定性.

基于DDR2 SDRAM的高速大容量异步FIFO的设计与实现

为了解决高速实时系统中海量数据的缓存问题,提出了一种基于DDR2 SDRAM的高速大容量异步FIFO设计方案。首先介绍了DDR2 SDRAM控制器和片上FIFO的原理与实现方法,基于DDR2 SDRAM的高带宽和分时复用技术设计了FIFO控制器的工作机制,最后深入分析了FIFO控制器各部分的工作原理并对其进行了实验。经过测试,基于DDR2 SDRAM的FIFO实现了最高475MHz的总线速率,8～256位的总线位宽,2GB最大数据容量。该FIFO可以解决高速海量数据缓存的问题,在工程应用中有显著的参考价值。

片上网络FIFOs的内建自测试方法研究

片上网络是对微系统芯片的传统片上互连结构的统一和发展,一种新的集成电路设计技术只有在它的测试技术发展完善后才能被广泛使用。首先建立了片上网络路由器FIFOs的功能模型,在此基础上,提出了一种基于可测性设计技术并且具有线性计算复杂度O(n)的FIFOs测试算法,论述了一种新颖的复用片上网络、共享内建自测试(BIST)结构对片上网络路由器FIFOs并行测试的方法。实验数据分析表明这种测试方法具有较高的故障覆盖率、较小的测试时间和片上资源开销。

基于FPGA的高速数据存储系统中FIFO控制的设计

介绍了一种高速CCD相机数据存储中的FIFO缓存控制的方法。利用FPGA对高速数据存储系统中的FIFO缓存器进行控制,在QuartusⅡ开发平台上进行设计仿真,结果表明数据流和IDE硬盘之间的存储速率得到匹配,数据实时存储到硬盘中,为后期的数据处理提供了原始数据,同时也为存储系统的设计提供了参考。

基于FPGA视频和图像处理系统的FIFO缓存技术

通过研究视频图像处理和视频图像帧格式以及FIFO缓存技术,提出了基于FPGA的视频图像处理系统设计。该设计运用帧间差分法、同步FIFO缓存设计,有效避免了图像处理系统设计中亚稳态和异步信号处理等时序性难题,实现了视频图像序列的动态目标检测系统设计。ChipScope在线逻辑分析结果表明,所设计的系统具有实时的视频图像处理性能,与基于外接存储器缓存的系统设计相比较,稳定性更高,实时性更好,功耗更低。

基于高速FIFO的远程图像数据采集存储系统

针对图像信号数据容量大、速度快的传输特点,设计了基于高速缓存FIFO的远程图像数据采集存储系统。硬件系统采用FPGA作为中央控制单元,IDT72V285作为图像数据的高速缓存FIFO,用以采集、编帧、传输和存储两路图像信号,最终通过计算机回读数据,并实现对图像数据的还原处理。高速缓存FIFO设计、FLASH写入和数据远程读取是整个系统的关键部分。经试验验证,该图像数据采集存储系统性能稳定,数据存储可靠,满足实际测试要求。

基于有色Petri网的FIFO栈建模与优化

先入先出FIFO栈在智能仪器及测试系统中起着重要作用。针对FIFO栈设计缺乏理论指导和严格数学验证的问题,提出采用有色Petri网(CP-net)来建模和优化FIFO栈。提出了一种FIFO栈设计模型,FIFO栈的入栈口和出栈口固定但容量可变。应用建模、仿真工具CPN Tools对FIFO栈的动态运行过程进行建模、仿真和分析,并在此基础上,对FIFO栈模型进行了优化。采用Verilog HDL在现场可编程逻辑门阵列FPGA上具体实现了FIFO栈的硬件电路。仿真结果和实际应用表明,该设计模型是活的、公平的、安全的和高效的。