基于钟控传输门绝热逻辑电路的绝热FIFO设计

通过研究先进先出存储堆栈(FIFO)和钟控传输门绝热逻辑(CTGAL)电路工作原理及结构,提出了基于CTGAL电路的绝热FIFO设计方案.该方案运用绝热计算原理,基于晶体管级设计电路,有效避免了传统CMOS逻辑的FIFO必然遇到的亚稳态和异步信号处理等难题,实现了深度为16的基于CTGAL电路的绝热FIFO结构.HSPICE模拟结果表明,所设计的电路具有正确的逻辑功能,与基于有效电荷恢复逻辑(ECRL)的绝热FIFO相比较,电路平均功耗节省达71%.

多路数据采集系统中FIFO的设计

首先介绍了多路数据采集系统的总体设计、FIFO芯片IDT7202。然后分别分析了FIFO与CPLD、AD接口的设计方法。由16位模数转换芯片AD976完成模拟量至位数字量的转换,由ATERA公司的可编程逻辑器件EPM7256A完成对数据的缓存和传输的各种时序控制以及开关量采样时序、路数判别。采用FIFO器件作为高速A/D与DSP处理器间的数据缓冲,有效地提高了处理器的工作效率。

片上网络FIFOs的内建自测试方法研究

片上网络是对微系统芯片的传统片上互连结构的统一和发展,一种新的集成电路设计技术只有在它的测试技术发展完善后才能被广泛使用。首先建立了片上网络路由器FIFOs的功能模型,在此基础上,提出了一种基于可测性设计技术并且具有线性计算复杂度O(n)的FIFOs测试算法,论述了一种新颖的复用片上网络、共享内建自测试(BIST)结构对片上网络路由器FIFOs并行测试的方法。实验数据分析表明这种测试方法具有较高的故障覆盖率、较小的测试时间和片上资源开销。

处理整帧数据的FIFO的巧妙控制设计

根据对MPEG-2码流的实际处理,提出并实现了处理整帧数据中FIFO的控制,并着重介绍了其功能实现,同时给出VHDL程序以及仿真结果,这种方法很好地解决了普通FIFO写入和读出整帧数据的不完整的问题。

采用FIFO的CAN总线接口卡的设计

详细介绍了采用FIFO芯片进行数据交换的方法及其软硬件设计。该电路具有速度快、编程简单等特点。

一种基于格雷码的异步FIFO设计与实现

介绍了FPGA在实现异步FIFO及其在跨时钟域逻辑设计中的应用,并利用Gray码作异步FIFO指针的方法。该FIFO实现方案与使用传统方案相比,避免了亚稳态的出现,性能更稳定。本设计采用Verilog硬件描述语言实现,具有良好的可移植性和设计灵活性。最后,给出了系统的仿真及综合结果。

设计重构实现FIFO和DM合并的方案研究

提出了一种存储器设计重构的新思想,给出了两种不同的异步时分交换电路的设计方案.试验结果表明,采用设计重构实现FIFO和DM两块存储器合并的设计方案能够减少存储器的使用数目,缩小芯片的面积,从而简化电路设计复杂度,降低芯片的功耗,提高芯片的可靠性和整体性能.

一种有效的FIFO复位策略

介绍了一种有效的FIFO复位策略。在逻辑设计中,经常需采用FIFO来缓存数据包。当系统发生异常时,FIFO有可能出现如丢包后数据包对应关系错乱且不可恢复问题,此时,为了用最小的代价使得整个逻辑恢复正常,通常采用软件控制复位FIFO来解决。但由于软件复位FIFO时是随机的,复位有可能发生在数据包传递过程中,造成不完整的数据包写入FIFO,而导致新的不可恢复故障。因此,有必要针对复位FIFO操作进行相应处理,以达到正确复位的目的。

基于EPLD内嵌式阵列模块S5933芯片扩展FIFO的设计

介绍了一种设计内嵌式 F IF O的方法 ,重点介绍了设计原理和设计方法 ,这种设计方法是对传统存储器设计方法的改进 。

一种基于FPGA的异步FIFO设计方法

设计完成了一种基于FPGA的异步FIFO,运用Verilog HDL高级可编程语言和原理图相结合的设计方法实现FIFO读、写控制算法和数据查询、存储中断模块。运用时钟同步技术,解决了FIFO设计中亚稳态和竞争冒险的难点。最后采用Quartus II9.0设计仿真验证了该设计,测试结果表明该方案工作原理简单,性能稳定可靠。

基于USB3.0的高速读数盒设计

针对测试系统中USB2.O接口已不能满足当代测试速度需求,提出一种基于USB3.O和FPGA的高速读数的解决方案;该方案以FPGA为核心控制器,EZ-USB FX3被配置成Slave Fifo从模式;通过对DMA通道和GPIFⅡ接口优化设计以实现指令的下传和数据的高速上传;经实际传输测试,该读数盒能在传输数率高达228 MB/s时依然能保持正确无误的高速传输。

高速CCD图像数据存储技术

介绍了一种高速CCD图像数据的实时存储方法 利用FIFO缓存器使CCD输出的高速数据流和低速存储介质二者的速度匹配 ,将多路高速大容量图像数据实时记录到了存储介质中 ,为后期的图像恢复和图像处理提供了原始数据

高性能嵌入式UART IP核的设计

利用有限状态自动机理论[1]进行了可嵌入式UART的设计.支持AMBA 2.0 APB总线接口.采用了改进的异步FIFO,在提高传输速率的同时能够更加准确的判断出FIFO的空满状态.提出了一种新的小数分频的处理方法,操作简单,便于实现.设计通过了FPGA的仿真验证.嵌入到单板系统中,在UART时钟为12.5 M的情况下,实现了与ARM PSK系统中的UART以230 k以内的任意波特率的数据传输.试验结果证明了本设计的可行性.

产品协同设计中发言权控制机制的研究与实现

分析了当前协同环境中发言权控制研究的现状 ,并讨论了协同设计的目标 .在此基础上给出发言频度的概念 ,提出一种基于FIFO和发言频度相结合的发言权获取机制 .然后对该机制在协同发言控制器中的应用进行分析 .

微处理器设计中提高访存效率的一种方法

低效率的访存操作是限制微处理器性能提高的一个关键因素。本文提出了一种 Ｌｏａｄ／ Ｓｔｏｒｅ 缓冲模型，分析了这种模型协调微处理器和存储器之间速度差异的作用和提高访存效率的机理，讨论了适合于 Ｉ Ｃ设计的四种实现方案，并且在微处理器 Ｎ Ｒ Ｓ４０００ 的设计中得到应用，取得了良好的效果。

面向存储系统的低功耗SoC设计

降低存储系统功耗是SoC设计中的重要问题,基于对程序执行与器件特性的分析,在SDRAM中引入数据缓冲区,给出针对多进程数据访问特性的实现方法,降低了程序运行时外存设备的功耗。在EMI中实现了指令FIFO,并给出定制方法,降低了程序运行时的SDRAM能耗。实验与仿真表明,该方法能有效降低程序运行时SoC存储系统整体功耗。

面向家庭网络的Java协处理器研究与开发

为解决纯软件的Java卡虚拟机(JCVM)在嵌入式系统中解释执行速度较慢、效率低的性能问题,软硬件协同方式设计面向家庭网络(Home Network)的Java协处理器,对部分JCVM指令使用硬件电路来加速执行.并且在硬件加速的过程中采用流水线结构、环形指令缓存、指令折叠等方式来进一步提高电路速度.

高速采样自适应滤波系统的集成设计与仿真

针对用分立器件构建的高速采样自适应滤波系统容易产生串扰等问题,提出了一种基于片内异步FIFO的集成设计方案。采用双通道高速AD器件AD9238作为输入级,用异步FIFO作缓存,用FPGA进行采样滤波控制。将异步FIFO、采样滤波控制器及自适应滤波器集成在同一FPGA上,并给出了电路图,实现了采样、自适应滤波的高速匹配控制,并在QuartusII软件上进行了仿真。结果表明:该方案既能有效地降低高频可能引起的串扰,又能降低系统的成本。

高速通信中基于FPGA的PCI总线接口研究与设计

介绍目前PCI总线接口的常用实现方法及其优缺点,提出了一种利用X ilinx公司的PCI软核来实现多处理机高速通信中PCI接口的方法。该方法采用紧凑设计思想,通过把PCI软核、先进先出数据缓冲器(FIFO)和收发器结合起来完整实现PCI接口通信功能,并实现在一个FPGA芯片中。该PCI接口结构紧凑工作可靠,容易扩展应用在多处理机间的高速通信中。

Core与总线系统的异步通信接口设计

文章基于GALS(GloballyAsynchronousLocallySynchronous)设计理念,提出一个Core的异步接口设计模型:门控时钟停Core机制、握手机制、电平转脉冲逻辑等构成的异步控制信号处理模型;异步FIFO和双FIFO结构构成的异步数据处理模型。此结构允许Core和总线系统在完全异步的时钟域上工作。FPGA验证结果表明,该模型能正确地实现两者间的信号同步,并能满足具体应用的带宽需求。