基于CPLD的多通道快速数据栈区设计

利用在系统可编程逻辑器件ispLSI6192芯片构造4个双向并独立的128×9位FIFO高速数据存储栈区(FIFO),并利用芯片内部快速进位逻辑建立快速地址寄存器和地址自动加1计数器,同时利用该芯片的门阵列建立FIFO控制逻辑,控制逻辑分别对4个FIFO栈区进行读写管理控制;即将系统的高速数据栈区及其控制逻辑功能做在同一个芯片上,从而提高计算机数据管理通信的速度、效率,以及提高系统的集成度和降低系统的故障率。