适用于Flash型FPGA的宽范围输出负压电荷泵设计

在Flash型FPGA的编程、擦除和回读检验等操作中,需要对Flash单元提供不同的正负高压偏置。提出一种适用于Flash型FPGA的负压电荷泵,该电荷泵采用三阱Flash工艺,消除了衬偏效应和衬底漏电的影响。电荷泵主体采用双支路并联结构,级数为6级。通过参考电压产生电路提供不同的输入参考电压,并结合电荷泵控制系统,可以实现电荷泵输出电压的自由调节,满足Flash型FPGA编程、擦除的负压要求。基于0.13μm Flash工艺对电荷泵进行设计及流片,在200 pF负载电容下,实测得到-5.5 V输出的建立时间仅为8μs,输出纹波为72 mV,-17.5 V输出的建立时间为30μs,输出纹波仅为56 mV,满足Flash型FPGA操作要求。

用于Flash型FPGA的电流读出电路

为了提高Flash型FPGA中的Flash开关单元在编程后驱动能力的一致性,基于0.11μm2P8M Flash工艺,设计了一款用于读取Flash开关单元驱动电流的读出电路。该驱动电流的读出电路采用与压控电流源进行多点比较的方式,能够实现对Flash开关单元驱动电流的精确测量,保证了Flash开关单元在编程后阈值电压分布的一致性,为Flash型FPGA的优越的可编程性提供了高精度的延迟参数,将Flash开关单元驱动电流的差异控制在5%之内,满足了Flash型FPGA对Flash开关单元的技术要求。仿真结果表明,在电流为20~40μA的范围内,该驱动电流的读出电路有很高的精度和线性度,读取误差小于1μA。

Flash型FPGA内嵌BRAM测试技术研究

Flash型FPGA由于具有高可靠性、卓越的安全性和即插即用的功能,被广泛应用于军事及航空航天领域。Flash型FPGA的内部结构复杂而庞大,因此研究其测试技术的可靠性和准确性至关重要。块随机存储器(BRAM)作为FPGA内部重要的存储模块,在传统测试中存在故障覆盖率较低的问题。为了扩大故障覆盖范围,对March C+算法进行了改进,优化后算法对写干扰故障(WDF)、写破坏耦合故障(CFwd)、干扰耦合故障(CFds)和字内耦合故障的检测能力得到了显著提高。结果表明,优化后的算法相较于March C+算法,其故障覆盖率提高了25个百分点,且与时间复杂度相同的March SS算法相比,其故障覆盖率提高了5.8个百分点。

Flash型FPGA的编程及干扰抑制技术

为了降低Flash型现场可编程门阵列(FPGA)中的Flash开关单元在编程中受到编程干扰对阈值电压的影响,提高驱动能力的一致性,提出了高位宽编程技术与常用的选择管隔离技术相结合来抑制编程干扰的方法。通过高位宽编程技术降低编程过程中栅扰对同一行中Flash开关单元阈值电压的影响;通过选择管隔离技术降低编程过程中漏扰对同一列中Flash开关单元阈值电压的影响;采用NMOS晶体管作为隔离管实现自限制编程,对Flash开关单元的阈值电压进行精确控制。实验结果表明,参照系统等效门数为百万门级Flash型FPGA中的Flash开关阵列形式2 912 bit×480 WL×20 Bank,按最差条件进行479次漏扰测试,Flash开关单元受编程干扰后的阈值电压漂移约为0 V;进行时长为40μs的栅扰测试,Flash开关单元受编程干扰后阈值电压漂移约为0.02 V。

Flash型FPGA单粒子效应测试系统设计

通过分析Flash型FPGA芯片的基本结构和应用需求,设计了针对各个FPGA功能模块的试验方法,并实现了一套单粒子效应测试系统。对Actel ProASIC3系列Flash型FPGA进行单粒子翻转(SEU)、单粒子功能中断(SEFI)以及单粒子闩锁(SEL)等各类单粒子效应进行测试,并验证抗单粒子效应加固技术的有效性。测试系统包含硬件板卡设计、FPGA逻辑设计以及上位机软件设计等过程,并引入了自动测试技术优化测试流程。最终,测试系统能够满足单粒子效应试验的要求。

Flash型FPGA的单粒子效应测试系统研制

研制了一套Flash型FPGA的单粒子效应测试系统,其具有片上SRAM/Flash ROM单粒子翻转效应测试、D触发器单粒子效应测试、锁相环与时钟网络单粒子瞬态效应测试、单粒子瞬态脉冲宽度测试等功能。本文介绍了该系统的测试原理和软硬件实现方法。

可变容量的高可靠Flash型FPGA配置存储器设计

采用0.18μm 2P6M Flash工艺设计了一款FPGA配置存储器,为SRAM型FPGA提供了串行和并行的码流加载方式,最高工作频率为50 MHz,具有存储容量可变、可靠性高的优点。通过设计地址侦测电路实现了该FPGA配置芯片的存储容量可变,从而提高了该配置芯片的适用范围;通过设计双模的复位电路,使芯片更适应复杂的电源环境,提高了上电复位的可靠性;通过设计存储器内建自测试(MBIST)电路,实现了对Flash全地址存储空间的自测试和对电路的高效筛选,减少了芯片的测试时间,同时提高了配置芯片存储空间的可靠性。

Flash型FPGA单粒子瞬态脉冲分段滤除电路设计

为提高FPGA在辐射环境条件下的抗单粒子脉冲（SET）的能力，设计了一种由多个延时单元和并联逻辑保护单元（Guard Gate，GG）构成的SET脉冲分段滤除电路．将SET脉冲处理延时减小至传统方法的10．42％～49．8％，从而提高电路对SET脉冲的处理能力，同时占用的逻辑资源未有明显增加．

一款用于Flash型FPGA的配置电路设计

为了能够为flash型FPGA中的flash开关单元提供稳定的擦除、编程和读取操作电压,基于0.11μm 2P8M flash工艺,设计了一款用于flash型FPGA的配置电路.根据flash cell的操作条件和flash型FPGA的特点设计了层次化的字线电路、带校验功能的位线电路、低纹波的电荷泵电路、多级的电平转换电路、灵活的衬底电压电路以及配置控制电路.该配置电路是执行配置算法流程的基础,为flash型FPGA配置过程中的flash cell提供了高精度和稳定的操作电压,保证了flash cell在擦除和编程后的阈值电压分布的一致性,使flash型FPGA的性能得以充分发挥.仿真结果表明:擦除时字线的驱动能力为1.2 mA,输出电压-10.5 V,误差小于±0.1 V,建立时间为11.2μS;位线驱动能力为1.2 mA,输出电压8.8 V,误差小于±0.1 V,建立时间为7.5μS。编程时字线的驱动能力为1.2 mA,输出电压9.8 V,误差小于±0.1 V,建立时间为2.3μS;位线驱动能力为4.4 mA,输出电压-8.0 V,误差小于±0.1 V,建立时间为2.5μS.设计满足了flash cell的操作条件,最终实现对350万门flash型FPGA共26836992 bits(2912 bl*9216 wl)码流的配置.

一款用于Flash型FPGA的阶梯式配置方法

为了提高Flash型FPGA中的Flash开关单元在擦除、编程后驱动能力的一致性,设计一种阶梯式的对Flash cell进行擦除和编程的方法.通过该方法依次对Flash开关单元执行若干次配置操作,执行完一次配置操作后通过Flash电流读出电路回读Flash开关单元的电流,并基于回读的电流调整下一次配置操作的参数,直至完成配置操作;该阶梯式控制的编程和擦除算法,及时调整编程和擦除时的操作电压和时间参数,可以实现对Flash开关单元在擦除和编程后阈值电压分布的精确控制,保证了驱动的一致性,为Flash型FPGA提供了高精度的延迟参数.并且采用阶梯式的配置方法很好的控制了Flash cell过擦除和过编程现象的发生,使电流读取电路能够对Flash cell的电流进行准确的读取.实测结果表明使用该阶梯式的配置方法可以将擦除、编程后的Flash cell阈值电压控制在预设范围之内.

基于Flash型FPGA的信号源卡设计

介绍了一种基于Flash型FPGA的多路模拟量信号源设计方法,该系统以ACTEL公司的A3P125-VQ100芯片为核心,实现了系统的软硬件结合。它包括数模转换单元、电源模块、多路模拟开关模块以及运算放大单元等,实现了电源独立的、频率可调的、不同波形的多路模拟量信号源。该系统通过编写程序可以产生正弦波、三角波、方波以及直流波并实现1～500 Hz频率可调。研究的核心内容主要是通过FPGA控制D/A和多路模拟开关,通过D/A产生波形从多路模拟开关中送出,通过拨码开关在1～500 Hz的频率范围内控制选择,并且能够通过示波器观测到相应的频率的波形。

星载Flash型FPGA单粒子翻转加固试验研究

针对低等级器件抗辐射能力较差的特点,需开展应用加固以满足宇航应用,对一款Flash型现场可编程门阵列(FPGA)开展抗单粒子翻转(SEU)加固设计,并利用地面模拟试验进行加固效果验证,结果表明器件加固后块随机存储器(BRAM)区翻转截面下降近2个数量级,寄存器单粒子翻转截面下降约75%,验证了加固措施的有效性。结合典型轨道环境,计算了器件在轨翻转率,BRAM区翻转率下降4～5个量级,寄存器翻转率下降2～3个量级,可为在轨应用提供指导。

一种具备MBIST功能的Flash型FPGA配置芯片设计

Flash型FPGA配置芯片相较于反熔丝配置芯片和可擦除可编程只读存储器(EPROM)型配置芯片,具有非易失性、功耗低、安全性高、可多次编程等更优异的特点。设计了一款具备存储器内建自测试(MBIST)功能的Flash型FPGA配置芯片,在March C-的基础上,提出了一种更全面的测试算法,该算法可以有效提高测试故障覆盖率,并且自身会对测试结果的正确性进行判断,从而快速有效地对Flash功能的正确性进行检验。由于Flash具有非易失性、集成度高等特点,且设计具备MBIST功能,该配置芯片可以满足复杂场景及广泛的应用需求。

Flash型FPGA配置方法研究

Flash型现场可编程门阵列(Field Programmable Gate Array,FPGA)是一种新型非易失性可编程电路,其内核配置单元是Flash单元,配置过程中不需要从外部配置存储器中加载配置数据。为了研究Flash型FPGA的配置方法,设计了应用于30万门Flash型FPGA的配置电路,通过设计研究整体配置电路架构、配置单元模块和控制模块等。对整体电路擦除、编程和校验等操作流程进行验证并对整体功能进行仿真验证,整体电路配置流程和整体综合功能满足设计要求,为后期研究更大系统门规模的Flash型FPGA配置电路奠定了基础。

Virtex-5系列SRAM型FPGA单粒子效应重离子辐照试验技术研究

针对SRAM型FPGA在空间辐射环境下易发生单粒子效应,影响星载设备正常工作甚至导致功能中断的问题,开展了SRAM型FPGA单粒子效应地面辐照试验方法研究,提出了配置存储器(CRAM)和块存储器(BRAM)的单粒子翻转效应测试方法,并以Xilinx公司工业级Virtex-5系列SRAM型FPGA为测试对象,设计了单粒子效应测试系统,开展了重离子辐照试验,获取了器件的单粒子闩锁试验数据和CRAM、BRAM以及典型用户电路三模冗余前后的单粒子翻转试验数据;最后利用空间环境模拟软件进行了在轨翻转率分析,基于CREME96模型计算得到XC5VFX130T器件配置存储器GEO轨道的单粒子翻转概率为6.41×10^(-7)次/比特·天。

基于FPGA的FLASH存储器三温功能测试系统设计

由于大容量FLASH存储器全地址功能测试时间较长,在自动化测试设备(ATE)上进行高低温测试时,长时间使用热流罩会导致测试设备运行异常。为把存储器测试过程中耗时最长的全地址功能测试部分从ATE机台上分离出来,设计一个基于FPGA的驱动板卡,结合MSCAN和Checkerboard算法实现了对被测芯片激励信号的施加;然后,设计一个12工位的驱动板卡,实现了在三温条件下的多芯片同步测试;接着,设计一个基于Qt的上位机软件,实现了对测试结果的实时显示与存储;最后,对2 GB大容量FLASH存储器进行测试验证。测试结果表明,与传统的ATE测试相比,基于驱动板和工位板的测试系统可实现对大容量FLASH的全地址功能的高低温测试,且工位板具有的高可扩展性可实现多芯片的同步测试,大幅提高了测试效率。

IGBT器件级物理模型的FPGA设计与实现及在环验证

基于硬件在环(HIL)仿真,研究了绝缘栅双极型晶体管(IGBT)器件级Hefner物理模型及其求解算法与优化方法,在现场可编程门阵列(FPGA)上设计并实现了Hefner优化模型,并基于PYNQ框架对其进行了在环验证。首先,分析并仿真了Hefner物理模型与其求解算法,提出并训练了一个前馈神经网络用以拟合模型中的一组非线性函数;接着,在FPGA上设计并验证了Hefner优化模型IP核,并使用基于PYNQ框架的FPGA在环验证方法对其进行了板级验证;最后,用IKW50N60H3和FGA25N120两种型号的IGBT器件对IP核进行了实例验证。结果表明,Hefner优化模型能准确地反映IGBT的开关瞬态特性;在Zynq 7020芯片的处理器系统(PS)端运行PYNQ框架,可编程逻辑(PL)端时钟频率为100 MHz时,实现60 000个时间步长的时间为212 s,是软件运行同样次数所用时间(341 s)的62%,FPGA加速明显。

基于FPGA的NAND Flash的分区续存的功能设计实现

传统的控制器只能从NAND Flash存储器的起始位置开始存储数据,会覆盖上次存储的数据,无法进行数据的连续存储。针对该问题,本文设计了一种基于FPGA的简单方便的NAND Flash分区管理的方法。该方法在NAND Flash上开辟专用的存储空间,记录最新分区信息,将剩余的NAND Flash空间划成多个分区。本文给出了分区工作机理以及分区控制的状态机图,并进行了验证。

FPGA与并行FLASH交互的分析与实现

FLASH存储器可以被多次擦除并且多次重复编程,更因其容量大、数据写入后的非易失性在各种工业产品中得到了最广泛的应用。相控阵雷达波束控制电路中需要对大量初始相位数据进行存储,为了解决该问题提出了FPGA与并行FLASH存储器的交互与实现方法。该并行FLASH存储器具有容量大、快速访问、较低功耗,擦写次数多,可靠性高等特点。采用该并行FLASH存储器之后,可以实现将天线测试完成后所产生的大量初始相位数据存储在外部独立芯片中。这样不仅提高了波束控制电路中主控芯片FPGA资源的利用率,同时还提高了相控阵雷达波束控制电路的通用性和易用性。

通过PO-KELM的3D NAND FLASH寿命预测方法研究

随着半导体行业的快速发展,以及各种芯片国产化的趋势越来越明显,3D NAND FLASH作为当前存储器件的重要代表,其寿命预测对于保障系统可靠性至关重要。因此,通过硬件搭建现场可编程门阵列采集平台,对3D NAND FLASH进行特性分析,在不同擦除/写入次数下模拟FLASH可能发生的不同误码情况,分析耐久性、数据保持特性以及读、写干扰特性的变化趋势。同时提出鹦鹉优化器改进的核极限机器学习机,由于核极限学习机参数寻优困难,鹦鹉优化器通过搜索位置提高参数寻优速度和准确度。采用将已使用的循环次数作为输出结果对FLASH进行寿命预测。实验结果表明,相比其他机器学习,采用鹦鹉优化的核极限学习机预测模型精度可以达到98.5%,在提升训练速度和准确度中具有重要的现实意义。