基于32位MCU的FPGA远程调试和固化系统设计

在很多领域中,采用传统USB-JTAG接口进行FPGA调试和固化程序的模式受到很大限制,例如受到传输距离过长、调试接口被外壳封住等原因无法正常操作,且每次操作只能针对单个FPGA,效率较低。为解决此类问题,提出一种基于32位微控制器(MCU)的FPGA远程调试和固化系统。设计通过以太网实现FPGA远程调试和固化功能;将主控芯片集成在FPGA板卡上,主控芯片与FPGA通过JTAG及SPI接口连接,另一端通过以太网连接计算机设备,实现远程调试和固化功能。本设计增加了FPGA调试的便利性,提高了程序固化效率,具有较强的扩展性。

一种全新的FPGA多版本程序加载方法

针对机载平台小型化设计带来的FPGA多版本程序加载问题,提出了一种全新的FPGA多版本程序加载方法。基于“MCU+CPLD+FPGA”的硬件架构,采用在线更新+连续存储的方式进行多版本程序固化,采用ICAP3软复位启动引导方式实现任意地址段FPGA版本程序的启动。通过多重握手机制确保了程序加载的可靠性。该方案硬件实现简单,相比传统方式,可存储的FPGA程序版本有了大幅提升,且已在多个工程中成功应用。

基于FPGA的高性能可编程数据平面研究综述

可编程数据平面(PDP)一方面支持网络应用的卸载与加速,给网络应用带来了革命性的发展机遇;另一方面支持新协议、新服务的快速实现和部署,促进了网络创新和演进,是近年来网络领域的研究热点.FPGA因其通用的计算架构、丰富的片内资源和扩展接口提供了多种可编程数据平面的具体实现,支持更广范围的应用场景.同时,FPGA还为探索更通用的可编程数据平面抽象提供了可能.因此,基于FPGA的可编程数据平面受到了学术界与产业界的广泛关注.首先分类别阐述基于FPGA的可编程数据平面(F-PDP)抽象.接着,介绍基于F-PDP快速构建网络应用的关键技术的研究进展.之后,介绍基于F-PDP的新型可编程网络设备.此外,从提升网络性能、构建网络测量框架以及部署网络安全应用这3个方面,详细梳理近年来基于F-PDP的应用研究成果.最后,探讨F-PDP未来可能的研究趋势.

Flash型FPGA的编程及干扰抑制技术

为了降低Flash型现场可编程门阵列(FPGA)中的Flash开关单元在编程中受到编程干扰对阈值电压的影响,提高驱动能力的一致性,提出了高位宽编程技术与常用的选择管隔离技术相结合来抑制编程干扰的方法。通过高位宽编程技术降低编程过程中栅扰对同一行中Flash开关单元阈值电压的影响;通过选择管隔离技术降低编程过程中漏扰对同一列中Flash开关单元阈值电压的影响;采用NMOS晶体管作为隔离管实现自限制编程,对Flash开关单元的阈值电压进行精确控制。实验结果表明,参照系统等效门数为百万门级Flash型FPGA中的Flash开关阵列形式2 912 bit×480 WL×20 Bank,按最差条件进行479次漏扰测试,Flash开关单元受编程干扰后的阈值电压漂移约为0 V;进行时长为40μs的栅扰测试,Flash开关单元受编程干扰后阈值电压漂移约为0.02 V。

一种SoC程序加载与更新控制器的设计及FPGA实现

在片上系统(system on chip,SoC)设计的过程中,为了减少芯片面积和知识产权核授权成本且不降低芯片性能,一般仅在芯片内部放置静态随机存取存储器(static random-access memory,SRAM)对用户程序进行存储和修改,这样SoC就需要一种或多种合适的程序加载和更新方式。为解决现有方案存在的程序加载方式复杂、可选的存储器件单一、通用性低等问题,研究并设计了SoC程序加载与更新的硬件控制器模块。该模块最多支持3种非易失性存储器共6种存储器选择方案在上电时自举加载程序至SRAM并启动SoC、程序在线或者离线(带EXFAT文件系统)更新。最后设计基于ARM CM3内核的SoC对该模块在现场可编程门阵列(field programmable gate array,FPGA)平台进行验证,结果表明,该模块在50 MHz时钟下处理16 Kbyte程序,最快11.5 ms完成SoC自举加载启动、20.5 ms完成程序在线更新和启动、300 ms完成离线更新并启动。该模块仅与SoC内核复位相连且不与下载器通信,可嵌入其他SoC内核并根据成本自由选择存储器和下载器,在设计各种低成本高速SoC的应用中具有重要工程意义。

FastRMT:一种面向微体系结构创新的高速数据平面可编程系统

网络数据平面可编程(Data Plane Programmability)给网络转发设备的数据平面赋予强大的可编程性,在不更换设备的情况下,可以动态部署新型机制与服务,例如路由转发核心机制、网络安全控制功能、网内计算加速服务等.由此,数据平面可编程成为业界和学术界高度关注的新兴技术,并已在主流云服务提供商投入应用.可重构匹配表架构(Reconfigurable Match Table Architecture,RMT)由于出色的处理性能和采用P4语言灵活编程的特性,成为数据平面可编程的热点研究方向.然而,受困于RMT架构复杂的体系结构设计、芯片闭源的服务机制以及门槛较高的FPGA设计开发,使得RMT研究人员难以通过FPGA,对RMT创新设计以及100 Gbps以上真实性能场景进行敏捷验证.本文提出并实现了一种数据平面可编程系统FastRMT,首次开源了FPGA级的系统实现.FastRMT支持RMT架构可编程协议解析、自定义规则匹配、超长指令字的并发动作执行引擎等核心功能,支持P4语言对系统进行编程.FastRMT具备松耦合与模块化的特点,研究人员可以替换模块或者对系统进行动态重构,从而实现新型机制或体系结构的敏捷开发与验证.本工作包含交换机原型与网卡原型两种版本,支持主流FPGA芯片,系统可完成100 Gbps的报文线速处理能力,1500 B报文处理延迟仅为1.22μs,体现了FastRMT作为基础框架对微体系结构创新和生产线级别验证的优势和可行性.

宇航用总线型上注刷新ASIC的设计

当前宇航任务中,SRAM型FPGA易受到单粒子效应的影响,造成非预期的功能失效。为消减单粒子效应的影响、减小FPGA在轨维护重复开发和测试的工作量,设计了一款支持多种总线、适配多型FPGA和存储器的上注刷新ASIC芯片,用于完成FPGA的程序加载、动态刷新、程序上注等操作。首先介绍了ASIC系统层级、模块层级设计、工作流程规划,并简述了ASIC抗单粒子原理。通过对通信协议的兼容设计,ASIC同时支持CAN总线、RS485总线;通过对FPGA配置位流结构分析,ASIC支持9种FPGA的加载和刷新,并实现国产兼容;通过对存储器数据格式转换,ASIC能够在BPI Flash、SPI Flash、PROM等多种存储器中存储配置位流;对刷新的触发、SEFI检测、刷新的执行进行了论述。对影响ASIC上注速度的因素进行了分析和仿真验证;使用原型验证板、ASIC验证板配合可插拔的FPGA、存储器上浮小板完成流片前后的各项功能验证,验证结果符合预期。评估刷新的效果并与其他在轨维护方案进行对比,总线型FPGA上注刷新ASIC具有一定优势,可以高效、可靠地满足宇航FPGA的多种在轨维护需求。

基于FPGA的FIR滤波器高效实现

本文针对在ＦＰＧＡ中实现ＦＩＲ滤波器的关键──乘法运算的高效实现进行研究，首先给出了将乘法转化为查表的ＤＡ算法，然后简要介绍整数的ＣＳＤ表示和我们根据ＦＰＧＡ实现要求改进的最优表示；接着，本文讨论了在离散系数空间得到ＦＩＲ滤波器系数最优解的混合整数规划方法：最后采用这一方法设计了最优表示离散系数ＦＩＲ滤波器，通过ＦＰＧＡ仿真验证这一方法是可行的和高效的。

FPGA设计中的编程技巧

在数字系统设计中 ,FPGA设计已成为数字系统设计领域中的重要方式之一 ,在电子、通信等领域得到了广泛应用。本文以 Verilog HDL 为例 ,讨论了在进行 F PGA设计中编写代码的技巧。

基于FPGA的自适应光学系统波前处理机

针对大型地基高分辨率成像望远镜对自适应光学系统波前处理规模的需求,设计了基于现场可编程门阵列(FP-GA)的高速大单元自适应波前处理系统,给出了设计方案,实施过程和测试结果。提出的基于FPGA的自适应光学系统波前处理机,在软件上采用FPGA对整个系统进行数据配置和调控,实现多路D/A数据同时传输和转换。同时,采用FPGA作为波前处理运算中的图像预处理和波前子孔径斜率计算的核心器件,在满足波前处理精度的前提下,缩短了波前处理延时,提高了波前处理能力,波前处理可达2 000 frame/s。在硬件上,采用波前处理主板与可扩展的波前处理子板相结合的形式来提高系统的输出能力。每块波前处理子板的校正量输出为120路,波前处理主板的最大扩展能力为10块,整个系统可实现1 200路校正量的输出。

基于FPGA的程控滤波器设计与实现

设计一个由现场可编程门阵列(FPGA)控制的滤波器。该滤波器主要由3个模块组成:前置放大、滤波电路、FPGA显示与控制电路等利用FPGA作为放大器及程控滤波器电路中继电器组的控制模块,实现了可编程放大参数的设置以及低通和高通滤波截止频率的数字控制。基于FPGA技术,使得该系统具有抗干扰能力强,可靠性好等优点。对系统进行了测试,结果表明符合设计要求。

一种改进的微控制器FPGA原型芯片设计与验证

HGD08R01是一款与PIC16C57兼容的八位微控制器。本文通过增加在线编程特点,对原有芯片加以改进。为了验证改进后芯片的功能,使用FPGA原型验证方法。首先用完备指令测试方式验证,然后用一个具体的应用——万年历系统来验证原型芯片的功能。实验结果表明,完备指令测试方式的代码全局覆盖率达100％,分支覆盖率达99．51％,在线编程功能达到预期效果;应用系统测试中,万年历能正确稳定工作。

基于FPGA的多通道模拟信号源设计

针对航天测试领域对模拟信号源的设计要求,提出一种新的信号源实现方法。该方法借助计算机软件能实时编程生成波形数据,通过对波形重构电路,调理电路和多通道电路的合理设计,由FPGA控制逻辑实现波形重构和多通道输出。由于方波信号沿变时具有的特殊性,设计专门的方波产生电路,通过实验验证,对原先设计电路的阻尼特性加以改进,实现了方波信号高精度的可靠输出,满足技术指标要求。目前,该信号源已广泛应用于多项航天测试项目。

星载环境FPGA软件在轨重加载的一种方法

FPGA在空间系统中已经广泛应用,为了满足系统可靠性和可扩展性的要求,实现FPGA软件的在轨重加载迫在眉睫。根据FPGA的加载配置原理,以Xilinx公司的Virtex-Ⅱ系列FPGA为实例,介绍了FPGA在轨重加载的硬件电路设计以及软件设计。经过实验室测试验证,该设计方法合理可行,满足星载环境下FPGA软件在轨编程及重加载的设计需求。

快速浮、定点PID控制器FPGA的研究与实现

提出了基于FPGA的快速PID控制器技术,采用流水线运算方法,具有高速、稳定、精确的实时控制性能,实现了速度和资源的优化匹配。研究并分析了位置式PID不同算式的特点,完成了浮、定点PID控制器的硬件实现,提出了溢出、饱和等问题的解决方法,单次运算时间分别达480ns、120ns,并对两种控制器的性能进行了分析和比较。设计了单精度浮点数和16位定点数之间的转换控制器,增强了浮点PID的普适性。设计了基于FPGA的全数字逆变焊接电源的实验平台。仿真和实验证明,浮、定点PID控制器均可在强电磁干扰的环境中高速、准确、可靠地运行,具有广泛的实用性。

一种在线计算多模式空间矢量调制算法及其FPGA实现

针对大功率牵引传动系统中开关频率低的特点,在列车运行全速度范围内,牵引逆变器广泛采用多模式调制算法。为此,给出了一种新颖的在线计算多模式空间矢量脉宽调制(SVPWM)算法并研究了不同调制模式间的切换方法。给出了该算法基于现场可编程逻辑门阵列(FPGA)的详细设计方案,通过简化乘法器、高效率开方器、除法器等关键性设计使核心数字信号处理器(DSP)避免了大量运算,同时兼具FPGA速度快、可靠度高、可移植性好等优点。最后,采用DSP-FPGA的控制系统,基于RT-LAB的半实物(HIL)实验平台对该在线计算多模式SVPWM算法的正确性和基于FPGA设计方案的可行性进行了验证。

FPGA架构的8位CISC CPU设计

FPGA/CPLD芯片的发展,使电子系统的设计迈进了SOPC时代。设计面向应用的专用CPU核,对于降低成本和拥有独立知识产权意义重大。本文详细介绍了一种利用硬件描述语言VHDL和EDA技术构建8位CISCCPU的设计原理与实现过程。在控制器的设计中采用了一种基于微程序控制器的方法,以实现指令的相关操作。

基于FPGA的在线可重配置数字下变频器的设计与实现

研究基于现场可编程门阵列(FPGA)的在线可重配置数字下变频器,实现了根据输入信号的3个参数(中频信号频率、中频信号带宽和中频信号采样率)自动生成最优的数字下变频器(DDC)结构和DDC参数的方法.同时实现了一种优化的FIR滤波器,与传统FIR滤波器相比,利用FIR滤波器线性相位和系数对称的性质,采用预相加的方法减少1/2的乘法运算量,实现了资源占用率和速度之间的平衡,节省FPGA资源.实验结果表明了该方法的灵活性和有效性.

基于AT89C51和FPGA的程控滤波器设计

系统由程控放大器、程控滤波器、A/D转换器和D/A转换器、单片机控制及显示电路组成,以AT89C51和FPGA器件为控制中心,实现滤波器工作模式选择,增益控制、调节截止频率等功能,并通过LCD显示滤波器的截止频率和放大器的放大倍数。整个系统具有良好的人机交互界面,精度高,实用性很强。

一种基于FPGA&DSP的电子式互感器数字接口实现方案

为了实现电子式互感器与保护、测控设备装置之间的数字接口,介绍了电子式互感器数字接口的重要组成部分,即合并单元的功能,根据其特点提出了一种基于FPGA和DSP平台的电子式互感器数字接口实现方案。利用FPGA与DSP相互配合完成合并单元同步,多路数据接收和处理,以及以太网通讯功能,满足了电子式互感器数字接口高速、可靠的要求,有望应用于实际系统中。