基于FPGA的Ethernet解包电路

针对传统微处理器平台中存在的接口速率瓶颈问题,提出了基于现场可编程门阵列(FPGA)的以太网解包电路的硬件实现方法。主要介绍了接收数据帧的实现方法,该设计具有通用性好、可扩展性强以及方便易行等优点,为高速数据采集系统的网络化提供了很好的解决方案。

基于FPGA的Ethernet Powerlink技术的实现

为满足工业自动化控制系统数据采集传输的实时要求,以Cyclone系列的EPC40F484为核心控制芯片,ENC28J60为网络接口芯片,实现了开源以太网协议Powerlink。利用Wireshark工具进行测试,实验结果表明,这种利用FPGA实现Powerlink的方法具有确定性好、实时性强的优点。

基于FPGA的嵌入式Ethernet-CAN通信转换卡设计

为实现CAN总线与PC通信,便于CAN总线数据的远程监控,提出一种新的基于现场可编程门阵列(FPGA)的多路CAN总线转Ethernet接口方案,以嵌入FPGA的NiosⅡ作为主控制器,MCP2515为CAN总线控制器,88E1111为以太网PHY芯片。利用可编程片上系统(SOPC)技术搭建了系统的硬件模型,在NiosⅡIDE软件开发环境中,完成CAN控制器、以太网初始化和Ethernet-CAN转换程序。以数控系统中交流伺服驱动器为应用背景,实验结果表明:该转换卡完全满足以太网和CAN总线通信要求,方便地将CAN总线数据接入工业以太网,用户通过网络可方便地实现对工业底层的监控。

基于FPGA的Ethernet Powerlink通信节点的设计与实现

针对目前运动控制系统对现场总线的实时性要求日益增高这一问题,分别以FPGA+PHY网络芯片、Nios II软核处理器作为基本硬件和软件平台,结合Powerlink开源协议,设计并实现最小循环周期为500的通信节点(从站),从而保证运动控制系统通信的实时性。

基于FPGA的MobileNetV1目标检测加速器设计

卷积神经网络是目标检测中的常用算法,但由于卷积神经网络参数量和计算量巨大导致检测速度慢、功耗高,且难以部署到硬件平台,故文中提出一种采用CPU与FPGA融合结构实现MobileNetV1目标检测加速的应用方法。首先,通过设置宽度超参数和分辨率超参数以及网络参数定点化来减少网络模型的参数量和计算量;其次,对卷积层和批量归一化层进行融合,减少网络复杂性,提升网络计算速度;然后,设计一种八通道核间并行卷积计算引擎,每个通道利用行缓存乘法和加法树结构实现卷积运算;最后,利用FPGA并行计算和流水线结构,通过对此八通道卷积计算引擎合理的复用完成三种不同类型的卷积计算,减少硬件资源使用量、降低功耗。实验结果表明,该设计可以对MobileNetV1目标检测进行硬件加速,帧率可达56.7 f/s,功耗仅为0.603 W。

大规模Flash型FPGA整体功能仿真验证方法研究

提出了一种大规模Flash型FPGA整体电路编程后功能仿真验证的方法。通过对核心Flash单元建立数字Verilog等效模型,采用整体数字仿真验证和模拟仿真验证的方法,结合编程功能案例,对器件内部所有的资源模块进行功能仿真验证,并且提出了加快整体电路数字仿真速度的方法。将提出的仿真验证方法成功应用于大规模Flash型FPGA芯片设计验证,得到了正确的验证结果,整体电路仿真验证速度得到了显著提升。

基于LC3的长时后置滤波器研究及其FPGA实现

基于LC3编码协议,详细探讨了长时后置滤波器(LTPF)的硬件设计与实现。研究内容包括LTPF的基本原理、硬件设计架构及其在FPGA上的实现和测试。通过使用Altera(已被英特尔收购)MAX 10开发板进行了验证,结果显示,硬件实现显著提高了处理效率,并在较低资源消耗下实现了LTPF的硬件加速功能。此外,本文还将硬件实现与STM32平台上的C语言定点程序进行了对比,展示了硬件设计在处理速度和资源利用上的优势。研究结果表明,尽管当前设计已优于软件架构,但未来通过逻辑重组或流水线技术对设计进行优化,系统性能还有提升空间。

基于FPGA的高精度时间数字转换器设计与实现

高精度时间间隔测量是激光测距、雷达、示波器等多种科学和工程领域中的关键技术。为了提高测量的精确度,使用FPGA器件抽头延迟链实现高精度时间数字转换器(TDC),通过脉冲计数法和抽头延迟线法实现完整时钟周期和非完整时钟周期的测量,并提出一种使用锁相环(PLL)动态调相功能测量延迟链精度的方法,PLL调相精度为15.625 ps,通过多级延迟链级联取平均值的方式减小PLL调相精度引入的测量误差,最小测量误差为0.3125 ps。以紫光同创Logos2系列FPGA芯片实现TDC的设计,仿真验证和板级测试结果证明,使用50级延迟链能实现非完整时钟周期的测量,测量精度为71 ps,TDC时间间隔测量范围小于4.2950 ms。

支持BIST的RS编解码器在国产FPGA上的设计与实现

RS编码是一类应用广泛的纠错编码,由于有些国产FPGA平台未能提供该IP核的使用以及工程中在不同FPGA平台使用共享模块的需求,本文设计了一种低复杂度、低资源使用的RS编码器和RS解码器,提出了FPGA资源优化的方法,使用工具软件Matlab和Modelsim进行了联合仿真,验证了设计的RS编码器和RS解码器电路的正确性与合理性,并在国产FPGA厂家安路科技的EG4S20NG88和PH1A100GCG324以及国外FPGA厂家Xilinx的XC7K325TFFG900上进行了实现,并对实现后的资源使用情况进行了对比。同时通过增加PRBS模块实现了内建自测试功能,极大地减少了模块在不同的FPGA平台之间移植的时间。

基于FPGA的电能表通信可靠性测试系统

在电网运行过程中,确保电能表数据通信的高度可靠性,对保障电表计量的精准性和电网的稳定运行至关重要。文章设计并实现了基于现场可编程门阵列(Field Programmable Gate Array,FPGA)的电能表通信可靠性测试系统,通过模拟仿真内部集成电路(Inter-Integrated Circuit,I2C)接口,代替真实的I2C接口模块与电能表微控制单元(Micro Controller Unit,MCU)相连。上位机生成并发送测试指令,FPGA芯片承担指令传递的任务,并把电能表MCU返回的数据传送回上位机进行分析处理。该方法解决了电能表通信可靠性测试领域中I2C接口在故障注入、通信帧监听以及多设备连接测试方面灵活性不足等问题。

基于FPGA的Sobel图像边缘检测设计

边缘检测是图像处理和计算机视觉中有关特征提取的一个重要研究领域。基于现场可编程逻辑门阵列(field programmable gate array,FPGA)完成了图像边缘检测及视频图形阵列(video graphics array,VGA)显示电路设计。该设计基于QuartusⅡ设计平台,采用Verilog语言编写代码,采用Modelsim仿真软件完成电路仿真,实现了串口图像数据的索贝尔(Sobel)算法边缘检测功能,并且由VGA显示器输出检测结果。最后,在EP4CE10F17C8N芯片上完成了功能验证。

基于FPGA的机械电子设备实时调试技术研究

现场可编程门阵列(field programmable gate array,FPGA)是一种可以进行配置或编程的集成电路,具有较高的灵活性和强大的并行处理能力。FPGA能够在硬件层面对电子系统进行编程和调整,开发者可以在不更换硬件的情况下,修改或优化其功能和性能。探讨了基于FPGA的机械电子设备实时调试技术,从架构设计、调试工具和环境配置、调试算法的开发等方面进行了阐述。

基于高速串行总线的DSP+FPGA架构图像处理系统设计

采用高性能DSP+FPGA架构可满足嵌入式图像处理系统对大数据量、复杂算法的实时处理需求,传统的DSP+FPGA架构使用并行外部存储器接口作为数据传输接口,走线条数较多,布线难度大,故障点多。采用高速串行总线可解决以上问题,本文提出一种基于高速串行总线的DSP+FPGA架构图像处理系统,采用PCIe总线作为DSP与FPGA之间的图像数据传输通道,SRIO总线作为DSP与DSP之间的数据传输通道,SGMII总线作为DSP与PHY芯片的数据传输通道。高速串行总线使得数据传输率更高,布线更容易,减小了电磁干扰,提高了抗干扰能力。本文设计的系统已在实际场所中部署并稳定运行,验证了设计的可行性和系统的可靠性。

基于三维超混沌映射的图像加密及其FPGA实现

随着信息技术的不断发展,确保信息安全已成为重要问题,而图像作为被广泛使用的多媒体工具,时常面临着泄露的风险,针对该问题提出一种基于三维超混沌映射的图像加密算法。该算法首先构造一个离散三维超混沌系统,此系统相较于传统的混沌系统拥有更好的混沌特性,所生成的序列具有更强的随机性。然后在此序列的基础上对图片进行置乱和扩散:在置乱阶段,通过混沌序列对原始图片的像素点进行索引排序,实现像素置乱;在扩散阶段,使用处理后的混沌序列对置乱图像的像素值进行分层异或,实现像素扩散。软件仿真和性能分析表明,该算法具有较高的安全性和较强的抗干扰能力,最后通过FPGA硬件平台完成图像加密。整个算法包括软件仿真和硬件实现两个部分,能够有效提升学生将理论和实践相结合的能力,增强学生对非线性理论的理解。

国产FPGA上通信基带发端算法设计和系统实现

该文针对国产FPGA上通信基带算法及相关信号处理算法IP核匮乏现状,设计了基于紫光Logos系列FPGA器件的通信基带发端算法;在紫光FPGA缺乏FIR IP核的情况下,经优化设计实现了仅用7个乘法器的60阶FIR成型滤波器;搭建收发测试环境对设计的发端系统进行了测试。测试结果表明,所设计的基于正交调制的发端基带算法和基带系统性能达到主流水平的技术指标要求,实现了首批通信算法和通信系统在国产FPGA器件上的应用。

基于DSP28335的FPGA软件在线升级方法

在DSP+FPGA架构的嵌入式系统中,一些产品不具备拆卸外壳通过JTAG接口进行软件升级的条件。针对这一问题,提出了一种基于TMS320F28335的FPGA软件在线升级方法。该方法通过上位机将FPGA代码发送给TMS320F28335,TMS320F28335通过GPIO模拟JTAG时序,完成对配置PROM芯片的擦除、编程和校验操作,重新上电后FPGA从配置PROM加载新程序。在理论分析的基础上,给出了所提方法的硬件原理图和软件实现流程。大量实验结果表明,该方法具有较好的可行性、稳定性和可靠性,可以实现DSP+FPGA架构下不拆产品就可升级FPGA软件的目的。

基于FPGA的小目标识别分类系统的设计与实现

为了提高小目标识别和分类的实时性,同时降低识别系统的资源消耗,本文提出了一种简易、高效的现场可编程门阵列(Field Programmable Gate Array,FPGA)小目标识别分类系统。该系统首先通过图像预处理消除图像噪点,并采用并行计算提升系统实时性。然后将处理后的图像与模板进行匹配计算得到识别结果,设计的模板匹配电路具有较小的硬件复杂度和较快的处理速度。实验结果表明,本文所提出的识别系统在680×480图像分辨下,可达137.5帧/s的处理速度,实时性强,同时仅消耗了9个块随机存储器(Block Random Access Memory,BRAM)和2个数字信号处理器(Digital Signal Processor,DSP),硬件资源消耗较少,在处理小目标识别和分类问题上有较好的实用价值。

基于FPGA的自滑动同步法TFT-LCD屏TCON的实现

不同厂家、不同尺寸、不同分辨率的TFT-LCD屏与时序控制器TCON的接口不同,对应不同的差分信号格式。为了适应不同屏的图像显示,需要一种可编程的时序控制器TCON。通过在FPGA芯片上采用自滑动同步法,实现了TFT-LCD屏的TCON系统。该系统从视频处理主板输出的差分信号中提取视频数据,提出通过自滑动同步法使之与同步控制信号对齐;将提取的视频数据转换为源驱动器的输入信号,即mini-LVDS或RSDS格式的差分信号,同时产生门驱动器的时序信号;由源驱动器和门驱动器输出的信号驱动TFT-LCD屏显示图像信号。为了测试TCON的性能,使用两块FPGA电路板进行实验。一块FPGA电路板实现TCON时序控制器;另一块作为TCON的输入测试信号源,用于测试所设计的TCON性能。实验结果显示,所设计的TCON能够从LVDS视频差分数据中正确解析出视频数据,并转换为屏的源驱动器和门驱动器信号,驱动TFT-LCD屏显示视频信号。通过对比分析可知,使用自滑动同步法具有资源消耗少,功耗较低等优点。

自适应滤波器的FPGA硬件实现

采用LMS算法和FIR框架结构,对一种基于FPGA硬件的自适应滤波器系统的实现方法展开探讨。系统采用自顶向下的模块化方案设计16阶自适应滤波器。顶层文件包含两个接口、FIR滤波、误差计量和抽头系数共5个模块。系统参数前期均由MATLAB仿真验证选取最优值。硬件测试平台选用以ZYNQ-7000系列芯片为核心的开发板。加噪正弦波信号经系统滤波处理后通过示波器观测,显示去噪效果良好,且通过逻辑分析仪抓取的结果与MATLAB理论仿真结果符合度较好。系统可以封装成一个自适应反复调用的功放IP核,适用于音频、图像、视频等信号滤波处理领域,具有一定的工程应用价值。

基于FPGA的LVDS转以太网接口的测试工装

在应用风洞试验对某结构模型进行动态测试时,需要用数据记录仪对多次试验过程的状态信息进行存储记录以及回读分析。数据记录仪的接口为LVDS接口,为了方便在地面阶段用上位机对记录仪进行指令下发以及回读测试,设计了一款LVDS转以太网的测试工装。此装置采用FPGA作为主控芯片,以8B/10B编解码的方式对LVDS线路的信号进行传输稳定性处理,通过以太网接口与上位机进行通信。记录仪的数据经LVDS传输至FPGA中的RAM,采用双RAM缓存提高传输效率,随后将RAM中的数据封装为以太网UDP/IP帧格式,在UDP协议的基础之上通过双RAM交替缓存实现指令-数据的“握手”操作,并使用CRC校验以及数据重传的方式降低传输过程中的误码率,最后通过物理层芯片发送至上位机。经验证,LVDS+FPGA+以太网的数据传输是可行的,具有良好的稳定性和可靠性,可应用于实际工程。