基于FPGA/CPLD的占空比为1∶n的n分频器的设计

CPLD和FPGA都是可编程逻辑器件,利用他们进行数字系统设计具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及实时在线检验等优点。Verilog HDL是目前应用最为广泛的硬件描述语言之一,可以用来进行各种层次的逻辑设计,也可以进行数字系统的逻辑综合、仿真验证和时序分析。简要介绍了CPLD/FPGA器件的特点和应用范围,并以占空比为1∶5的5分频器的设计为例,介绍了在Max+Plus II开发软件下,利用Verilog HDL硬件描述语言设计数字逻辑电路的过程和方法,最后给出了仿真波形。

基于CPLD/FPGA的半整数分频器的设计

简要介绍了CPLD/FPGA器件的特点和应用范围 ,并以分频比为2.5的半整数分频器的设计为例 ,介绍了在MAX +plusⅡ开发软件下 ,利用VHDL硬件描述语言以及原理图的输入方式来设计数字逻辑电路的过程和方法。

基于CPLD／FPGA的多功能分频器的设计与实现

分频器在CPLD／FPGA设计中使用频率比较高，尽管目前大部分设计中采用芯片厂家集成的锁相环资源，但是对于要求奇数倍分频（如3、5等）、小数倍（如2.5、3．5等）分频、占空比50％的应用场合却往往不能满足要求。硬件工程师希望有一种灵活的设计方法，根据需要，在实验室就能设计分频器并马上投入使用，更改频率时无需改动原器件或电路板，只需重新编程，在数分钟内即可完成。为此本文基于CPLD／FPGA用原理图和VHDL语言混合设计实现了一多功能通用分频器。

基于VHDL的全数字分数分频器设计

介绍了全数字化的分数分频器的两种设计方法,分析了它们的特点,然后采用VHDL硬件描述语言设计了全数字化的分数分频器,并且给出了设计任意分数分频器的方法。

基于VHDL的半整数分频器的设计

本文介绍了VHDL语言的产生、特点和程序设计的基本语法结构。并以分频比为2.5的半整数分频器的设计为例,介绍了在MAX+plusⅡ开发软件下,利用VHDL硬件描述语言设计数字逻辑电路的过程和方法。

基于VHDL的分频器设计方案探讨

分频器是数字系统设计和许多电子设备中的基本电路单元。根据不同场合及要求,会对分频比、占空比等有不同的要求。而VHDL语言作为一种硬件描述语言,具有强大的行为描述能力;采用VHDL语言设计分频器电路可以在消耗较少的逻辑单元实现对时钟的分频操作,具有成本低、可编程、可移植的优点。因此本文作者利用VHDL语言拟定了几种分频器设计方案以供VHDL初学者借鉴。

半整数分频器的VHDL设计

介绍了VHDL语言的产生、特点和程序设计的基本语法结构 ,并以分频比为 2 .5的半整数分频器的设计为例 ,介绍了在MAX +plusⅡ 10 .0开发软件下 。

基于DDS的小数分频器的设计

基于直接数字频率合成器DDS芯片AD9850的小数分频器设计,分频系数N是可以在限定范围内自行设置的任一小数,提出了三种不同计算输入时钟频率值的方法,并给出AD9850并行连接的源代码及实现小数分频器的基本结构框图,并对三个主要模块CPLD/FPGA、DDS(AD9850)和单片机(80C51)之间的连接加以详细的说明。

基于CPLD的智能波形发生器

介绍了一种利用CPLD复杂可编程逻辑器件和单片机设计的波形发生器 ,叙述了设计原理 ,给出了实现的关键技术与方法。该发生器可以产生正弦波 ,方波 ,锯齿波及微分波等 ,具有存贮功能。