基于FPGA嵌入式处理器设计和实现合并单元的一种方法

电子式电流/电压互感器已成为变电站自动化系统中十分重要的组成部分。笔者提出了一种利用FPGA上的嵌入式处理器实现合并单元的方法,它利用了MicroBlaze处理器内核,并且使用知识产权内核(IP)来实现各功能模块,完成了合并单元同步、多路数据接收和处理以及以太网通讯等功能,满足了电子式互感器数字接口高速、实时、可靠的要求。实验结果表明,该设计基本满足IEC 60044和IEC 61850对合并单元的要求。

嵌入式处理器自定义指令迭代识别方法仿真

嵌入式系统中的硬件资源是有限的,并且自定义指令和原始指令之间可能存在冲突,导致指令代码识别精准度降低、运行功耗较高。为此,提出嵌入式处理器自定义指令迭代低功耗识别方法。对嵌入式处理器的指令代码展开可视化处理,将指令图像输入卷积神经网络中,检测指令代码中存在的恶意代码,采用开源编译器将代码转变为控制数据流图,枚举并选择子图,通过代码转换完成嵌入式处理器自定义指令识别。仿真结果表明,所提方法的恶意代码检测精度高、代码识别准确率高,始终保持在70%以上,平均能耗仅为89J。

基于PCIE的多嵌入式人工智能处理器低延迟数据交换技术

针对多嵌入式人工智能(Artificial Intelligence,AI)处理器板卡之间的任务调度和数据交换冲突以及提高多板卡堆叠扩展时的可靠性和运行效率问题,文中提出了一种虫洞交换结构多嵌入式人工智能处理器高速数据交换技术和数据帧结构的解决方法。该方法基于PCIE(PCI Express)高速数据接口,将数据以数据单元的形式进行信息传递,并设计多重权重决策算法避免数据传输中的冲突,实现任务的并发多线程处理。搭建FPGA(Field Programmable Gate Array)平台进行设计和测试,结果表明PCIE的传输带宽利用效率达到了85%以上,数据交换延迟小于20μs,系统中断任务响应平均最大延迟时间为8.775μs。该技术适用于多处理器协同的高速交换电路,可扩展至混合PCIE和RapidIO交换电路结构。

面向嵌入式微处理器的高性能视频编解码算法

针对高清和超高清视频,嵌入式微处理器在进行视频编解码时常常会受到资源的限制,导致输出的视频画面出现模糊的情况。为此,提出一种面向嵌入式微处理器的高性能视频编解码算法。利用最小平均绝对值误差作为匹配准则指标,预判断高性能视频的失真率损耗,计算图像中最大交流系数总能量,获取高细节分块,感知运动视频;利用空时域条件下的边缘图获取视频编码的相邻像素权重,通过像素间距离获取超像素为前景区域的概率,对目标前景区域编码;采用最小化范数优化编码视频约束条件,利用拉格朗日乘子等价转换编码视频,根据训练冗余字典计算视频解码校正因子,完成最终的视频编解码。经实验证明,所提方法能有效地完成高性能视频编解码,保证视频质量,视频的编码率一直处于31.3 dB,相对稳定。

基于多核处理器的嵌入式电子系统设计与优化

随着信息技术的迅猛发展,数据处理能力需求日益增长,嵌入式系统作为信息技术核心,其设计与优化问题备受关注。多核处理器凭借卓越的并行处理能力,已成为嵌入式系统设计的主流选择。然而,多核处理器的应用也带来了诸多挑战,如操作系统设计、通信瓶颈和同步问题等。本研究致力于设计和优化基于多核处理器的嵌入式电子系统,提出有效的优化策略,以提升系统性能并降低延迟。通过深入研究和探索,期望为嵌入式电子系统的未来发展提供有力支持,推动信息技术的持续进步。

嵌入式微处理器与操作系统集成验证技术研究

嵌入式微处理器与操作系统是嵌入式系统设计与实现的关键组成部分。为了实现面向应用系统的集成应用方案,需要分析嵌入式处理器和操作系统在应用开发各阶段的应用需求,开展集成验证和综合评估,解决体系结构适配、开发支持、性能评估等主要问题。从嵌入式处理器和操作系统的应用关注点出发,提出集成验证的整体框架,分析验证项目及所需的验证环境要素,给出集成验证的工作流程和评估要点。

一种基于RISC-V架构的高性能嵌入式处理器设计

开源指令集RISC-V为物联网和嵌入式领域的处理器提供了强大的动力,本文针对一些具有高性能、小面积、低功耗需求的场景,设计了一种基于RISC-V指令集架构的高性能嵌入式处理器核.处理器核的代号为FRV232,采用单取指,单发射,乱序执行技术,支持RV32I基础指令集和M扩展指令集,以较低的面积实现了较高的性能.本文开发了专门用于验证FRV232核心的功能模型,功能验证阶段使用验证软件Modelsim和功能模型对处理器核心进行了完整的验证,并利用该处理器核心在FPGA上实现了基础的原型系统,使用Vivado统计了该处理器核所需的芯片面积.经过测试,FRV232在FPGA上能够稳定运行在100MHz,在该主频下,Dhrystone的性能跑分可以达到1.73DMPS/MHz.

一款高可靠嵌入式处理器芯片的设计

基于申威自主指令系统设计开发了一款高可靠性、高性能嵌入式处理器芯片。该处理器采用SoC技术和AMBA总线架构,片上集成自主研发的申威第3代64位高性能处理器核心Core3,以及PCIe2.0、USB2.0等多种标准I/O接口,基于国内成熟工艺开发,片上集成2.5亿晶体管,在-55℃~125℃宽温下的核心工作频率达到800 MHz,双精度浮点峰值性能为3.2 GFlops,全片峰值功耗小于3.2 W。详细介绍了该处理器为了实现高可靠性、低功耗和高性能等设计目标,在芯片结构设计、可靠性设计、低功耗设计和物理实现方面所采取的技术方法和手段,并给出了芯片频率、功耗和成品率等主要技术指标的测试结果。该处理器已在多个信息设备领域得到了应用,并取得了较好的社会效益。

基于FPGA内嵌入式处理器的二维脉冲压缩

设计一个利用现场可编程门阵列(FPGA)内部MicroBlaze嵌入式处理器为核心控制单元的二维脉冲压缩处理系统。根据FPGA内部不同的资源配置情况,提出2种脉冲压缩处理模块的实现结构,利用FPGA实现DDR SDRAM控制器,采用矩阵分块线性映射的方法实现高效的数据矩阵转置处理。通过模拟一个简单的合成孔径雷达成像处理过程,证明该系统的有效性。

高性能嵌入式信号处理器分析与比较

高性能嵌入式信号处理器的并行计算和数据传输能力越来越强,并有功耗低、集成度高、易扩展、应用开发灵活等特点,正被越来越多地应用到雷达、电子战、通信、导航等高阶应用中。为指导实际工程应用进行高性能嵌入式信号处理器的选型及软件开发,更好地平衡处理器高性能和低成本需求,从嵌入式系统架构、软件开发、计算能力测试等维度对几种常用高性能嵌入式信号处理器进行了分析和比较,给出了这几种常用处理器适用的应用场合建议。

AMD EPYC嵌入式系列处理器为全新HPE Alletra Storage MP解决方案提供支持

AMD近日宣布,其AMD EPYC嵌入式系列处理器正为Hewlett Packard Enterprise(HPE)的全新模块化多协议存储解决方案HPE Alletra Storage MP提供支持。AMD EPYC嵌入式处理器能提供企业级存储系统所需的性能与能效,以及高可用性、高弹性和行业领先的连接能力和使用寿命。

基于嵌入式处理器的电磁调控采煤机的控制系统设计

基于电磁调控采煤机的控制系统结构,对控制系统的整体硬件功能进行分析阐述,并以此为基础,分别从控制系统功能模块硬件电路设计和软件程序设计两个角度对基于嵌入式处理器的电磁调控采煤机的控制系统进行设计说明,旨在保障电磁调控采煤机控制系统设计的科学性和有效性。

多核堆栈处理器研究与设计

为满足日趋复杂的嵌入式环境对堆栈处理器和Forth技术的应用需求,在单核堆栈处理器模型研究的基础上,设计一种多核堆栈处理器模型。基于J1单核堆栈处理器模型,针对多核目标,增加计时器、中断等功能,形成新的L32单核堆栈处理器模型,并以该单核模型为内核,引入共享总线和十字开关互联方式的Wishbone总线、多端口存储器和面向多任务Forth系统的指令集,建立一种多核堆栈处理器模型L32-MC。利用该多核模型,在FPGA上实现4核和8核的L32-MC原型多核堆栈处理器。实验结果表明,4核和8核的L32-MC原型堆栈处理器满足高性能低功耗的多核处理器设计目标。

基于D1-H应用处理器的RT-Thread驻留方法

针对实时操作系统复杂性内核导致嵌入式应用程序编译速度慢、可复用性差的问题,提出基于通用嵌入式计算机架构(GEC)的RT-Thread实时操作系统驻留方法。在合理划分存储空间的基础上,通过对中断服务例程进行共享,为用户提供底层驱动与软件应用层的函数调用服务。最后以D1-H应用处理器为例进行RT-Thread驻留测试。实践结果表明,该驻留方法实现了系统内核与应用程序的物理隔离,编译时间更短,开发效率更高,为嵌入式程序开发的时效性、便捷性和简易性提供了应用基础。

基于嵌入式微处理器和FPGA的高精度测频设计

根据等精度测频原理,设计实现了基于嵌入式微处理器SEP 3203和FPGA的测频系统,给出了系统的硬件组成和软件设计流程。在一片FPGA上实现宽范围、高集成度、高速、高精度和高可靠性的频率测量和数据处理,并和嵌入式微处理器SEP 3203实现通信,达到了将嵌入式微处理器灵活的控制功能与FPGA器件的有机结合。最后给出该设计方案的实际测量结果,达到了较高的频率测量精度。该系统已经应用于一款无纸记录仪中。

嵌入式NIOS微处理器在FPGA中的开发应用

本文分析了Altera公司嵌入式NIOS微处理器的基本特点,并给出了NIOS在FPGA中的开发应用。

一种基于ZYNQ的异构多核处理器之间的通信方法

随着嵌入式技术的发展以及信号处理技术的发展,测控系统在跟踪、遥测、测距、遥控等任务中,对系统的计算能力以及数据的分发速率等方面的要求越来越高,数据的通信效率已然成为整个测控系统性能的关键性指标之一。异构多核处理器作为一种特殊的处理器架构,它结合了不同类型的处理器,以此提供了更高的计算性能,被越来越多的应用到嵌入式测控系统中。

基于NIOSⅡ软核处理器的嵌入式测试系统软硬件设计研究

介绍了利用NIOSⅡ软核处理器设计嵌入式测试系统的两类系统架构,详细讲述了基于NIOSⅡ软核处理器的嵌入式测试系统软硬件设计方法;最后结合EP2C8Q-208C8型FPGA芯片,利用Verilog语言描述A/D芯片的工作时序逻辑,利用NIOSⅡ软核处理器设计串口处理单元,将A/D采集的数据通过串口发送到计算机显示。实践表明,利用NIOS II软核处理器设计嵌入式测试系统,具有开发周期短,系统集成度高,功能灵活多样等特点,与传统利用单片机设计嵌入式测试系统相比,具有时钟频率高、运行速度快、调试方便等特点,是一种值得推广的嵌入式测试系统设计方法。

基于ARM处理器的嵌入式软件能耗统计模型

提出了一种嵌入式软件能耗的统计模型,包括处理器、存储器和I/O控制器等硬件单元产生的能耗,然后通过分析ARM指令周期数的规律,设计了指令周期数的相应计算方法,该方法能够快速地计算软件运行时处理器产生的能耗。在高精度指令级嵌入式软件能耗模拟器HMSim中进行了模型实现。实验结果表明,该模型的能耗计算结果与实际仪器测量结果的误差在10%以内,可较准确地反映软件实现方式对系统能耗的影响程度。

一种嵌入式硬件多线程处理器的研究

提出了一种基于同时多线程技术的硬件多线程处理器设计.通过处理器内部的硬件机制来完成对多线程的调度管理,实现基于硬件的时间片轮询多线程调度机制.最大程度地减少操作系统中关于线程调度的开销,提高处理器执行多用户线程时的整体效率,简化了用户在多线程条件下的编程复杂度,增强了多线程运行环境下处理器对线程的保护.