基于现场可编程门阵列的水果识别系统设计

针对目前大多数水果识别系统实时性差和成本较高的问题,本文提出一种基于现场可编程门阵列(FPGA)的水果识别系统。整体硬件设计包含图像采集、检测识别和显示模块。软件部分通过图像采集平台将水果图像存储至双倍数据率同步动态随机存储器(DDR3)控制模块,进行图像灰度化处理,并创造性地提出背景帧差法对水果图像进行分割。通过融合水果颜色和几何特征,实现对水果数量、颜色和种类的识别。整个水果识别系统在不同光照下对常见水果进行了测试。实验结果表明,水果平均识别准确率达到93.25%,识别速度约为16.67 ms,FPGA硬件资源消耗率仅占28.02%,可以满足实时性需求。

基于FPGA的新能源低压直流配电系统暂态实时仿真研究

对新能源低压直流配电系统开展暂态实时仿真研究对优化其运行控制具有重要作用。由于现场可编程门阵列(FPGA)内部集成了大量具有不同功能的电路,FPGA正成为电力系统暂态实时仿真领域主要的计算载体之一。该文面向新能源低压直流配电系统的暂态实时仿真需求,开发了一种基于FPGA的包含小型分布式风力发电、光伏发电以及蓄电池储能单元的新能源低压直流配电系统暂态实时仿真器。首先,研究构建了分布式发电单元和典型控制回路的计算模块,利用FPGA的并行计算特性并结合“算法-结构-有效匹配(AAA)”理念建立了底层模块串并联混合求解结构;然后,在节点分析法的框架下,建立了一种结合矩阵LDU分解和有向无环图(DAG)的电气系统节点电导矩阵并行求解方法;最后,在建立电气系统与控制系统并行求解架构的基础上,开发了一种基于FPGA的新能源低压直流配电系统暂态实时仿真器,通过将其仿真结果与PSCAD/EMTDC离线仿真平台的计算结果进行对比,验证了所开发暂态实时仿真器的有效性和准确性。

基于FPGA的高性能可编程数据平面研究综述

可编程数据平面(PDP)一方面支持网络应用的卸载与加速,给网络应用带来了革命性的发展机遇;另一方面支持新协议、新服务的快速实现和部署,促进了网络创新和演进,是近年来网络领域的研究热点.FPGA因其通用的计算架构、丰富的片内资源和扩展接口提供了多种可编程数据平面的具体实现,支持更广范围的应用场景.同时,FPGA还为探索更通用的可编程数据平面抽象提供了可能.因此,基于FPGA的可编程数据平面受到了学术界与产业界的广泛关注.首先分类别阐述基于FPGA的可编程数据平面(F-PDP)抽象.接着,介绍基于F-PDP快速构建网络应用的关键技术的研究进展.之后,介绍基于F-PDP的新型可编程网络设备.此外,从提升网络性能、构建网络测量框架以及部署网络安全应用这3个方面,详细梳理近年来基于F-PDP的应用研究成果.最后,探讨F-PDP未来可能的研究趋势.

应答器上行链路信号自适应解调方法的FPGA实现

为降低电磁干扰对信号传输的影响,分析了应答器上行链路信号传输过程及其易遭受干扰信号的特点,设计了基于符号最小均方误差(least mean square,LMS)算法的自适应解调方法。为在硬件平台中实现该解调方法,通过仿真计算,确定LMS算法的自适应算法中间变量变化范围,使用截位操作完成权值系数的更新,设置均衡器长度、步长因子、中值滤波系数分别为1、1/64、16,可在不占用过多硬件资源情况下获得良好的解调性能。解调算法在现场可编程门阵列(field programmable gata array,FPGA)上予以验证,实验表明,当信噪比为6 dB时,FPGA中自适应解调误码率为0.000001,在信噪比大于等于6 dB时,实测误码率与仿真分析误码率基本一致;FPGA自适应解调方法在列车不同速度等级下误码率均小于10^(-6)。

基于FPGA的PMLSM三矢量模型预测电流控制IP核设计及硬件在环验证

为了提升永磁直线同步电机(PMLSM)电流控制的稳态性能和执行速度,同时降低资源消耗,基于现场可编程门阵列(FPGA)设计了一个三矢量模型预测电流控制(TV-MPCC)知识产权(IP)核,并利用FPGA在环可视化验证方法,建立了一个PMLSM的TV-MPCC IP核验证系统。通过Simulink对TV-MPCC策略进行算法级仿真,并优化了基本电压矢量的作用顺序;采用并行与资源共享硬件优化技术设计并封装了一个TV-MPCC IP核,并对其进行了功能仿真;将设计部署在FPGA芯片XC7Z020CLG400-2上,利用FPGA在环可视化验证平台进行实验研究。结果表明,TV-MPCC策略下d、q轴电流跟踪误差和电流脉动均降低90%以上;FPGA工作在100 MHz下,实现一次算法的时间为0.62μs,仅为软件PyCharm执行时间的0.414%。

Flash型FPGA的编程及干扰抑制技术

为了降低Flash型现场可编程门阵列(FPGA)中的Flash开关单元在编程中受到编程干扰对阈值电压的影响,提高驱动能力的一致性,提出了高位宽编程技术与常用的选择管隔离技术相结合来抑制编程干扰的方法。通过高位宽编程技术降低编程过程中栅扰对同一行中Flash开关单元阈值电压的影响;通过选择管隔离技术降低编程过程中漏扰对同一列中Flash开关单元阈值电压的影响;采用NMOS晶体管作为隔离管实现自限制编程,对Flash开关单元的阈值电压进行精确控制。实验结果表明,参照系统等效门数为百万门级Flash型FPGA中的Flash开关阵列形式2 912 bit×480 WL×20 Bank,按最差条件进行479次漏扰测试,Flash开关单元受编程干扰后的阈值电压漂移约为0 V;进行时长为40μs的栅扰测试,Flash开关单元受编程干扰后阈值电压漂移约为0.02 V。

基于FPGA的两阶段配电网拓扑实时辨识算法

对配电网拓扑进行准确的实时辨识是电力系统安全稳定运行的基础,但随着新能源的接入以及配电网规模不断增大,配电网拓扑结构的动态变化愈加频繁且难以辨识。然而,现有配电网拓扑辨识算法所使用的历史数据需要人工对其进行拓扑标注,且拓扑辨识时间长,难以实现配电网拓扑实时辨识。因此,文中提出了一种基于现场可编程逻辑门阵列(FPAG)的两阶段配电网拓扑结构实时辨识算法。该算法不需要预先给出配电网拓扑类别的数量,即可对已有历史数据进行相应的拓扑标注及分类,并且基于FPGA实现了对配电网拓扑的实时辨别。该算法分为2个阶段:第1阶段采用变分贝叶斯高斯混合模型,对已有历史数据进行相应的拓扑标注及分类;第2阶段采用麻雀搜索算法,使得支持向量机快速收敛得到最优参数,以实现对配电网拓扑结构的精准辨识。基于该算法,利用FPGA并行架构以及高速高密度特性建立了实时拓扑结构辨识平台。最后,通过算例分析验证了所提辨识方法的有效性和优越性。

异步BiSS-C协议的FPGA解码

为了在BiSS-C协议的处理器设备(Master,MA)时钟和现场可编程门阵列(Field Programmable Gate Array,FPGA)时钟异步的情况下获得BiSS-C协议传输的数据,提出一种异步时钟下FPGA解码BiSS-C协议的实现方法。首先,在FPGA中对BiSS-C传输的编码器数据进行16倍采样,用状态机解码BiSS-C数据,并对数据进行循环冗余校验(Cyclic Redundancy Check,CRC)。其次,在ModelSim中对FPGA软件进行仿真,对状态机的功能、FPGA软件的数据判读能力进行验证。最后,搭建光栅编码器数据采集系统,对FPGA的解码效果进行验证。仿真结果和试验结果表明:在异步时钟下FPGA能正确解码BiSS-C协议传输数据,解码得到的编码器角度位置误差不大于0.1'',误码率低、解码精度高。

一种FPGA⁃TDC防气泡误差编码器设计

在设计基于现场可编程门阵列(FPGA)的时间数字转换器(TDC)时,时钟偏斜等因素产生的气泡误差会造成抽头延迟链(TDL)中的延迟单元失效,导致TDC的分辨率变差。提出了一种防气泡误差编码器,通过统计抽头延迟链中发生变化的抽头个数,该编码器使抽头延迟链跳变顺序按照时间顺序映射,从而消除气泡误差的影响。利用Xilinx Virtex UltraScale+FPGA对该防气泡误差编码器的有效性进行验证,使用该编码器后,基于双端采样法的抽头延迟链TDC分辨率由3.18 ps提升至1.76 ps。实验结果表明,所提出的防气泡误差编码器能够解决气泡误差导致的延迟单元失效的问题,避免分辨率的损失。

一种基于FPGA的可编程数字本振生成方法

近年来,随着相关技术的不断发展,基于现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)的直接数字频率合成技术(Direct Digital Synthesizer,DDS)已成为目前主流的信号合成技术,广泛应用于雷达、通信、国防等领域。然而,受限于FPGA的系统时钟,合成信号的频率范围有限。为了使合成信号获得更大的频率范围和更高的采样频率,提出一种可编程数字本振生成方法,并将该方法应用于频谱分析仪的数字本振频率合成上。实践证明,该方法能够准确产生需要的可变本振信号,且频率范围不受系统时钟频率限制。

X-Debugger:基于FPGA的扫描调试器设计及实现

针对芯片硅后调试面临内部信号可观测性差、可控制性弱、内部状态不易恢复重建等问题,本文设计和实现了一款基于现场可编程门阵列(FPGA)的快速扫描调试器XDebugger。该调试器复用传统可测试设计(DFT)扫描链路逻辑,在芯片的设计阶段插入基于功能模块前导码的扫描控制电路,实现了芯片内部各数字逻辑模块信号100%可见;通过基于FPGA的扫描调试器X-Debugger可以快速完成芯片内部寄存器状态获取和修改,并结合硬件加速器可以完成芯片内部逻辑状态的快速重建,从而形成硅后调试闭环。在某处理器芯片硅后调试实践中的结果表明,对于小于100万触发器的功能模块可以在1 s内完成内部状态获取、修改和重建,全芯片通过X-Debugger内部信号获取和重建小于1 min,极大提高了该处理器芯片的硅后调试效率。

IGBT器件级物理模型的FPGA设计与实现及在环验证

基于硬件在环(HIL)仿真,研究了绝缘栅双极型晶体管(IGBT)器件级Hefner物理模型及其求解算法与优化方法,在现场可编程门阵列(FPGA)上设计并实现了Hefner优化模型,并基于PYNQ框架对其进行了在环验证。首先,分析并仿真了Hefner物理模型与其求解算法,提出并训练了一个前馈神经网络用以拟合模型中的一组非线性函数;接着,在FPGA上设计并验证了Hefner优化模型IP核,并使用基于PYNQ框架的FPGA在环验证方法对其进行了板级验证;最后,用IKW50N60H3和FGA25N120两种型号的IGBT器件对IP核进行了实例验证。结果表明,Hefner优化模型能准确地反映IGBT的开关瞬态特性;在Zynq 7020芯片的处理器系统(PS)端运行PYNQ框架,可编程逻辑(PL)端时钟频率为100 MHz时,实现60 000个时间步长的时间为212 s,是软件运行同样次数所用时间(341 s)的62%,FPGA加速明显。

Curve25519点乘算法的高效FPGA实现

为了提高X25519密钥交换算法的运算效率,文章基于现场可编程门阵列(field programmable gate array,FPGA)提出一种高效的曲线Curve25519的点乘设计方案。首先在底层的有限域计算上,针对模约减计算次数多的问题,提出一种基于冗余数的模运算单元,减少了约减次数;同时,所提出的结构可以减少点乘中常系数乘法的运算周期,从而优化了点乘运算通路,提高了并行度,最终减少了运算时间。该文在Xilinx XC7Z020 FPGA上实现了该点乘设计方案,完成一次点乘需要125μs。研究结果表明,与现有的设计相比,所提出的方案具有较低的面积时间积,达到了面积和性能的平衡。

基于FPGA的疲劳驾驶检测硬件加速器设计

随着交通工具大幅使用,交通事故频繁发生,疲劳驾驶是导致交通事故的一项重要原因。该设计采用硬件加速器来处理OV7725摄像头采集的视频流数据,制定肤色阈值来搜索人脸区域的边界,实现视频流实时动态标识人脸,通过人脸特征在阈值内的累计时长来判断疲劳级别并及时预警。得益于硬件加速器的并行处理优势,使得疲劳检测和预警更加快速稳定。该文完成了基于FPGA的人脸识别算法和疲劳驾驶检测的硬件加速器设计,仿真并验证了功能,对性能进行了测试,结果证明可实现快速准确的三级疲劳驾驶判断,并证明了该方案的可行性。

FPGA平台上动态硬件重构的Winograd神经网络加速器

为解决卷积神经网络在FPGA平台上进行硬件加速时存在的资源利用率低和资源受限问题,提出了一种基于FPGA动态部分重构技术和Winograd快速卷积的卷积神经网络加速器。该加速器通过运行时硬件重构对FPGA片上资源进行时分复用,采用流水线方式动态地将各个计算流水段配置到FPGA,各个流水段所对应的卷积计算核心使用Winograd算法进行定制优化,以在解决资源受限问题的同时最大程度地提升计算资源利用效率。针对该加速器架构,进一步构建了组合优化模型,用于搜索在特定FPGA硬件平台上部署特定网络模型的最优并行策略,并使用遗传算法进行设计空间求解。基于Xilinx VC709 FPGA平台对VGG-16网络模型进行部署和分析,综合仿真结果表明,所提出的设计方法能够在资源有限的FPGA上自适应地实现大型神经网络模型,加速器整体性能可以达到1078.3 GOPS,较以往加速器的性能和计算资源利用效率可以分别提升2.2倍和3.62倍。

基于NTT的高效多项式乘法器设计及其FPGA实现

基于快速数论变换(number theoretic transform,NTT)的多项式乘法运算是后量子密码(post-quantum cryptography,PQC)的重要组件,提高多项式乘法器的运算速度至关重要。文章基于现场可编程门阵列(field programmable gate array,FPGA)提出一种输入位宽为14位、长度为1024的高效多项式乘法器硬件加速方案,设计一种无冗余可重用的蝶形运算单元电路。通过提高部分运算的并行度,实现模乘器接近100%的利用率,降低整个多项式乘法运算的迭代周期,提高整体运算速度。该乘法器最终被部署在Xilinx Artix-7 FPGA开发板上,实验结果表明,电路的最高工作频率为238 MHz,多项式乘法运算的总体用时为35.59μs,对比现有的硬件设计,该文提出的电路运算效率提高36.9%。

基于FPGA的数字视频图像增强系统设计

为提升视频图像质量和处理速度,聚焦基于现场可编程门阵列(Field Programmable Gate Array,FPGA)技术的数字视频图像增强系统设计。首先,介绍FPGA应用特点。其次,在完成系统总体设计的基础上,分别设计用户登录、图像传感器、视频图形阵列(Video Graphics Array,VGA)显示、同步动态随机存储器(Synchronous Dynamic Random Access Memory,SDRAM)缓存及图像增强5个模块。最后,对系统进行测试。测试结果表明,该系统展现出功能稳定、吞吐量高、响应时间快、安全性高及用户体验良好等特点,符合预期设计标准和要求。该研究旨在为后续类似系统设计提供理论基础和实践参考。

基于FPGA的中波广播发射台自动化播控系统设计

为提高中波广播发射台播控系统的自动化水平,引入现场可编程门阵列(Field Programmable Gate Array,FPGA)技术,提出一种新的系统软硬件设计方案。实验结果表明,该方案可有效提高播控效率,为中波广播发射台实现自动化提供可行的技术路径。

基于FPGA的单边带短波通信系统

提出一种基于现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)的单边带短波通信系统。以FPGA芯片为核心处理器,搭配外围模拟接口电路,实现短波通信。主要论证单边带通信系统的原理和实现方法,详细介绍了该系统的组成和FPGA的设计方案,并根据系统运行结果分析了系统的特点。

基于FPGA的数字下变频资源优化方法

中频模拟信号在数字采集板上做数字下变频处理需要消耗现场可编程门阵列(field programmable gate array,FPGA)的硬件资源,然而FPGA的硬件资源有限,为了留出更多的资源做后续处理问题,讨论在最佳采样率情况下,使用常规混频和三角函数特性2种方法,通过仿真平台对比2种方法的资源使用情况,使用三角函数特性的方法在一定程度上节省了资源开销。