基于CPU-FPGA混合步长实时仿真的资源优化方法

随着大量的高频电力电子设备接入电网系统,基于CPU实时仿真器由于串行计算的原因难以实现更小步长的仿真计算,采用基于现场可编程门阵列(field programmable gate array,FPGA)与CPU混合步长仿真逐步成为研究热点。然而在含有大量分布式电源的电力系统中,FPGA的资源消耗成为了仿真规模的限制因素。针对这一问题,提出了一种适用于CPU-FPGA联合实时仿真的资源优化方案,搭建了电力系统暂态联合实时仿真平台。以双馈风电系统为例,将整个系统划分为CPU部分与FPGA部分,两部分之间以千兆以太网进行异步通信,在FPGA部分内使用优化后的仿真流程以此降低对硬件资源的占用率。最后,通过实时仿真结果与Simulink离线仿真和传统仿真模型进行比较,证明采取该方式能在保证仿真精度的前提下有效减少对FPGA资源的消耗。

ZUC-256算法在FPGA中的低资源优化设计

祖冲之ZUC-256作为典型的流式密码算法,广泛应用于通信系统实现高效的数据加密。针对低吞吐率、低功耗、低资源等限制性数据通信场景,在分析ZUC-256算法框架的基础上,通过提取通用资源,分时分发参数数据,完成了ZUC-256算法在FPGA中的低资源优化设计。所提方法已经在实际工程产品中得到验证。实验结果表明,单加解密通道FPGA逻辑资源综合优化率约为60%。