信号处理与深度学习硬件加速的一致性计算结构

在计算需求层面对多种典型信号处理算法与深度学习算法进行了分析与模块化分解,提取了两类应用共有的且适合并行硬件加速的计算模块,提出了信号处理与深度学习的一致性计算模型,并基于一致性计算模型设计了控制与计算分离的层次化处理单元与阵列化计算结构。通过对不同应用计算过程的软件定义能够实现信号处理与深度学习的一致性硬件加速计算,基于Zynq计算平台从重构效率与计算性能两个方面对一致性计算模型与计算结构进行了验证,结果表明:基于一致性计算模型的软件定义可重构计算结构,具有较高的计算性能与重构效率。

基于硬件感知的多目标神经结构搜索方法

神经结构搜索技术可以在大量候选网络集合中搜索到适用于特定任务的神经网络结构.目前,大多数结构搜索网络的部署是针对英伟达GPU、英特尔CPU或谷歌TPU等硬件设备的.然而,将搜索到的架构迁移到一些AI专用加速器中,如寒武纪加速卡或华为Atlas推理加速器,推理效果却表现不佳.主要存在两方面的问题:在搜索空间设计层面,由于硬件架构设计对不同算子的支持存在差异,复用传统的搜索空间到专用神经网络加速器上,其推理效率不是最优的;在结构搜索层面,由于专用神经网络加速器在并行计算资源和数据流水通道等设计的不同,仅采用参数量、计算量作为搜索目标不能准确度量推理延迟,并且限制了神经结构搜索在精度和延迟上的探索空间.为了解决上述问题,本文提出一种基于硬件感知的多目标神经结构搜索方法,首先通过测试不同类型的卷积算子在目标硬件上的性能表现,使用非支配排序设计出定制化的高效搜索空间.然后,将延迟纳入搜索目标,提出一种启发式的混合粒度交叉算子,通过粗粒度阶段间交叉和细粒度阶段内交叉提高种群在多目标下的收敛性和多样性,更好地权衡神经网络的精度和推理延迟.本文主要针对国产寒武纪加速卡MLU270-F4进行了实验分析与方法验证,在CIFAR-10上搜索得到的MLUNet-S4精度比DARTS高0.14%的同时推理速度提升了4.7倍,相比于NSGANet精度仅下降0.04%的同时速度提升了5.5倍;在ILSVRC2012数据集上MLUNet-C相较于具有相同推理速度的Mobile Net V2和Mnas Net速度上提升了1.2倍的同时预测精度也分别提升了2.3%和0.2%,效果提升显著.

H.266/VVC二维变换的统一硬件结构

为了降低H.266/VVC中二维变换部分的硬件实现面积和功耗,提出统一的硬件结构,支持全尺寸的离散余弦变换(DCT-Ⅱ,DCT-Ⅷ)和离散正弦变换(DST-Ⅶ).所提结构包括2个并行的一维变换模块和1个转置存储器,其中一维变换模块基于多常量乘法(MCM)设计,针对所有的变换类型和尺寸设计可复用的MCM计算单元.为了能够支持混合块的流水输入,设计支持流水线处理的转置存储器.该转置存储器基于静态随机存储器(SRAM)实现,使用对角线存储方案并配合读写指针进行操作,利用先入先出队列(FIFO)进行块信息缓存.实验结果表明,统一的计算单元可以减小变换结构1.3%的面积和49.5%的功耗,转置存储器能够结合VVC高频置零的特性减少SRAM一半的存储空间.

基于结构优化的环形振荡器硬件木马检测

针对传统的环形振荡器(RO)检测精度较低、检测面积较小的问题,对传统的RO结构进行改进,提出一种结构优化的RO。结构优化的RO通过增大与木马电路的接触面积来提高木马检测率和检测面积。在FPGA上的实验结果表明,相比于传统的RO检测方法,结构优化的RO有以下优点:1)能够精确地检测出仅有20个逻辑单元的硬件木马;2)将RO的检测面积扩大了约1倍。

HMAC-SM3/SHA256算法的低开销硬件结构设计

为了保障工业物联网设备采集数据的完整性,提出一种HMAC算法的通用硬件结构,并在此结构基础上,以资源复用的方式将SM3和SHA256算法与HMAC算法集成,实现同一块电路支持SM3、SHA256、HMAC-SM3和HMAC-SHA256四种算法。仿真结果显示,在10 MHz时钟频率下,吞吐率最高可达39.3 Mbps。FPGA实现结果表明,相对于单独实现四种算法,逻辑资源缩减53.3%,仅需占用3530个逻辑单元(Logic Element)和2240 bit的存储资源。

物联网场景下基于半并行结构的极化码译码器设计

极化码因能达到容量极限的特性和较低的编译码复杂度而引起了广泛关注。针对资源受限情况下的物联网(Internet of Things, IoT)通信场景提出了一种改进的半并行极化码译码器,采用4 bit译码算法和预计算技术,降低了传统半并行结构所带来的时延,实现较低译码时延和较高硬件资源利用效率。实验结果表明,对于(1 024,512)的极化码,该译码器相比传统的半并行译码器和树形结构的2 bit译码器,时延分别降低了48.64%和75.19%,处理单元的硬件资源利用率提高了68.42%和119.35%,硬件资源得到了更高效利用,适用于硬件资源受限的IoT场景。

浅析犬的生理结构与心理特征匹配

决定犬能不能适用于训练,培养成一头工作犬是一件很考验训导员的事情,如果想犬表现得出类拔萃就会有很多要求,挑选犬时就需注重犬的先天条件,比如占有欲望、衔取欲望、胆量、凶猛性、自信程度等,这些东西很重要。如果犬没有受过强大的、不可逆的负面刺激,是可以通过后天培养进行提升的,但犬的生理结构却没有办法逆转。犬的生理结构决定着它的行为方式的硬件条件,犬的心理特征同样可以影响行为方式,是必不可少的软件条件。

AVS视频解码器的一种结构设计与硬件实现

为了推动音视频编码标准(AVS)解码芯片产业的发展,提出了一种针对AVS视频标准基准档次4.0级别解码器的超大规模集成电路(VLSI)实现结构.通过分析实现复杂度,阐述了AVS视频解码器的总体框架、主要模块的功能及结构.解码器采用块级流水结构,主要模块之间实现并行处理.同时根据AVS算法特点,给出了变长解码模块、反整数余弦变换模块和环路滤波模块的硬件实现结构.解码器在现场可编程门阵列(FPGA)上实现,并给出了各模块的FPGA资源占用情况.实现结果表明,该AVS视频解码器实现结构能在54 MHz时钟频率下完成对25帧/s、720×576、4∶2∶0格式AVS码流的实时解码.

并行自动测试系统硬件结构研究

为实现自动测试系统高效率和低成本,对并行自动测试系统的硬件结构进行了研究,提出了单处理器架构方式下的并行自动测试系统硬件结构;并具体对测试控制器、接口总线、仪器资源以及开关系统等各硬件模块的特点进行了研究,通过分析它们对并行测试的支持,明确了并行自动测试系统设计中的关键技术,可指导系统的实际开发。

基于抽象体系结构模板的多路软硬件划分算法

随着系统芯片技术在嵌入式系统中的应用 ,软硬件划分从传统的二划分问题转化为多划分问题 文中对此提出了一个由通信通道连接的处理单元网络的抽象模型来描述多处理模块结构 ,并利用模拟退火算法与启发式的调度算法分别完成多路软硬件划分与系统性能和代价的估算 初步的实验结果表明 ,该算法能有效地选择合适的体系结构 。

微机保护装置硬件结构

对微机保护装置的发展阶段作了简略介绍。新的保护方案在改善保护性能的同时也对装置硬件提出了更高要求。针对不同类型和功能的保护的特点 ,结合分别使用的处理器、数据采集系统、数字通信方式 ,以及它们对装置工作性能的影响 ,讨论微机保护硬件的基本结构及其发展趋势。认为应强调保护功能的独立性 。

一种基于提升算法的小波滤波器硬件结构设计

基于提升方法提出了一种有效的双正交 (9- 7)小波滤波器的硬件实现结构 .采用流水线调度技术优化结构设计 ,其前向滤波器和后向滤波器的实现具有对称性 ,硬件实现方法简单 .采用VerilogHDL对系统设计进行了描述 ,进行了功能仿真 ,并选用Xilinx公司的xcv5 0e cs14 4 8在集成软件ISE4 .

拟人机器人视觉系统的硬件结构设计

拟人机器人是当前机器人研究领域中最新的研究方向,机器人视觉系统是其智能化最重要的标志之一。文章介绍了清华大学“985”重点科研项目“拟人机器人技术和应用系统”研究开发的拟人机器人TBIPR—I视觉系统的硬件结构组成和设计原理。

计算机硬件知识体系的结构框架研究

本文是设计科学合理教学内容的基础。以系统科学的理论与方法为指导,在充分认识计算机硬件知识体系特点和学科技术知识体系构建的基本方法的基础上,依据一般高等院校计算机科学与技术及相关专业的培养目标,研究了计算机硬件知识体系的基本组成层次,从工作原理、组成结构、编程应用和技术方法等四个方面提出了计算机硬件知识体系的结构框架,分析了计算机硬件知识体系实施建构的途径。

新一代PEBB控制系统软硬件结构

阐述了国外PEBB(PowerElectronicBuildingBlock)的新发展,介绍了一种层次化的硬件结构和基于ECO(ElementaryControlObject)的数据流软件结构。利用这种软、硬件结构可构建灵活的、可重配置的及可重利用的电力电子系统。

混合体系结构中有状态硬件加速器的优化

在诸多计算领域中,硬件加速器可以代替通用处理器上执行的软件完成专用功能,达到提高性能和降低功耗的目的.网络应用中,许多硬件加速器是无状态的,这就需要一个网络流的全部数据包到达后才能被处理.有状态加速器则可以确保每个数据包到达后即可被处理,因而具有更好的性能和灵活性.由于网络流的并发性,有状态加速器需要维护众多并发网络流的状态,并在需要时进行硬件状态切换,从而增加了加速器的性能开销.该文基于请求队列提出对不同网络流的请求进行动态重排序的方法,其中请求所在的队列可以在片上也可以在片外,从而有效减少加速器的状态切换次数.对多种流行的有状态加速器进行的实验结果表明,该方法可以有效降低加速器的平均响应时间并提高吞吐率.实验结果表明:与传统的FIFO设计对比,解压缩加速器的吞吐率最大提高了26.7%,响应时间最大减少了50%.

多分辨率重采样压缩算法硬件系统体系结构研究

主要介绍基于多分辨率重采样算法的图像实时压缩系统体系结构设计。文章首先简要描述多分辨率重采样图像压缩算法 ,然后探讨以硬件系统实现该算法所可能采取的多种不同体系结构。在分析比较各种体系结构特点基础上 ,重点阐述以大规模专用集成电路作为系统核心的体系结构 ;为完成多分辨率重采样图像压缩专用集成电路设计 ,对压缩算法进行了并行化、模块化、层次化处理 ,提出实现多分辨率重采样图像压缩算法的超大规模集成电路结构 ,并且以可编程序门阵列实现。实验结果表明 ,以该结构实现的硬件压缩系统 ,在保证恢复图像质量前提下 ,体积小、质量轻、功耗低、数据处理速度快 ,在原理上 。

硬件支持的安全体系结构研究

当前,计算的安全性变得日益重要,而安全现状却变得越来越严重。为此,我们需要从计算机体系结构的层次尤其是在底层硬件基础上寻求更根本的安全解决方法。本文综合评价了若干有代表性的硬件支撑的安全体系结构,分析了其积极的效果和存在的问题。基于上述分析,提出了一种硬件支持的、独立于操作系统且由用户自我决断的安全体系结构。

AVS插值算法的一种高效的硬件结构设计与实现

提出了AVS解码系统中帧间运动补偿插值算法的一种面向FPGA/ASIC的硬件结构设计。阐述了插值过程的各功能单元的结构,给出了仿真结果及硬件规模。结果表明本文提出的结构设计支持720×576,4:2:0,30FPS的视频在54MHz最低工作频率下的实时解码,是一种适合于集成的高效并行VLSI结构设计。

演化硬件及面向演化的VLSI可重构体系结构设计

演化硬件在环境适应性和可靠性设计上具有潜在的巨大优势。文章介绍了数字和模拟电路演化综合的原理和步骤,几类典型的演化硬件平台及其局限性,重点讨论了面向演化的VLSI可重构体系结构,最后提出了这一新兴研究领域面临的一些问题及解决方法。