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Hybrid phase-locked loop with fast locking time and low spur in a 0.18-μm CMOS process
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作者 朱思衡 司黎明 +2 位作者 郭超 史君宇 朱卫仁 《Chinese Physics B》 SCIE EI CAS CSCD 2014年第7期748-753,共6页
We propose a novel hybrid phase-locked loop (PLL) architecture for overcoming the trade-off between fast locking time and low spur. To reduce the settling time and meanwhile suppress the reference spurs, we employ a... We propose a novel hybrid phase-locked loop (PLL) architecture for overcoming the trade-off between fast locking time and low spur. To reduce the settling time and meanwhile suppress the reference spurs, we employ a wide-band single-path PLL and a narrow-band dual-path PLL in a transient state and a steady state, respectively, by changing the loop bandwidth according to the gain of voltage controlled oscillator (VCO) and the resister of the loop filter. The hybrid PLL is implemented in a 0.18-μm complementary metal oxide semiconductor (CMOS) process with a total die area of 1.4×0.46 mm2. The measured results exhibit a reference spur level of lower than -73 dB with a reference frequency of 10 MHz and a settling time of 20 μs with 40 MHz frequency jump at 2 GHz. The total power consumption of the hybrid PLL is less than 27 mW with a supply voltage of 1.8 V. 展开更多
关键词 phase-locked loop (PLL) fast locking time low spur complementary metal oxide semiconductor(CMOS)
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A sapphire fibre thermal probe based on fast Fourier transform and phase-lock loop
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作者 王平田 王冬生 +1 位作者 葛文谦 崔立超 《Chinese Physics B》 SCIE EI CAS CSCD 2006年第5期975-979,共5页
A sapphire fibre thermal probe with Cr^3+ ion-doped end is developed by using the laser heated pedestal growth method. The fluorescence thermal probe offers advantages of compact structure, high performance and abili... A sapphire fibre thermal probe with Cr^3+ ion-doped end is developed by using the laser heated pedestal growth method. The fluorescence thermal probe offers advantages of compact structure, high performance and ability to withstand high temperature in a detection range from room temperature to 450℃. Based on the fast Fourier transform (FFT), the fluorescence lifetime is obtained from the tangent function of phase angle of the non-zeroth terms in the FFT result. This method has advantages such as quick calculation, high accuracy and immunity to the background noise. This FFT method is compared with other traditional fitting methods, indicating that the standard deviation of the FFT method is about half of that of the Prony method and about 1/6 of that of the log-fit method. And the FFT method is immune to the background noise involved in a signal. So, the FFT method is an excellent way of processing signals. In addition, a phase-lock amplifier can effectively suppress the noise. 展开更多
关键词 fluorescence thermometer fast Fourier transform phase-lock loop sapphire optical fibre
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一种基于相位误差校正技术的快速启动晶体振荡器
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作者 王子轩 王山虎 +5 位作者 王鑫 姚佳飞 张珺 胡善文 蔡志匡 郭宇锋 《电子学报》 EI CAS CSCD 北大核心 2024年第4期1182-1188,共7页
随着超低功耗(Ultra-Low Power,ULP)物联网(Internet of Things,IoT)系统的发展,采用能量注入技术的快速启动晶体振荡器因对IoT系统功耗影响巨大而逐渐成为研究热点.能量注入技术可以显著降低晶体振荡器的启动时间和启动能量,但是对注... 随着超低功耗(Ultra-Low Power,ULP)物联网(Internet of Things,IoT)系统的发展,采用能量注入技术的快速启动晶体振荡器因对IoT系统功耗影响巨大而逐渐成为研究热点.能量注入技术可以显著降低晶体振荡器的启动时间和启动能量,但是对注入源的精度要求苛刻.为了扩大注入频偏容限以及实现高注入效率,本文提出了一种基于延迟锁定环的相位误差校正技术.该技术将注入频偏容限扩大到2%,启动过程的非注入持续时间仅为4个周期,实现了高效注入.本文所述晶体振荡器采用40 nm CMOS工艺设计并流片.在1.0 V电源电压下采用24 MHz晶体进行测试,当注入频偏高达2%时,实现了7.2μs的启动时间,启动能量为5.1 nJ.相比同频偏下的传统注入方案,启动时间缩短了99.66%. 展开更多
关键词 相位误差校正 晶体振荡器 快速启动 延迟锁定环 能量注入
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适用于宽带宽的快速锁定电荷泵锁相环设计
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作者 周涛 刘兴辉 +2 位作者 尹飞飞 左什 李智 《合肥工业大学学报(自然科学版)》 CAS 北大核心 2024年第9期1196-1201,共6页
文章基于TSMC 0.18μm CMOS工艺,设计一种适用于宽带宽下可快速锁定的电荷泵锁相环(charge pump phase-locked loop,CPPLL)。采用一种自适应快速锁定结构,比较参考信号与反馈信号的频率、相位,通过开启大电流与小电流快速锁定通路,对环... 文章基于TSMC 0.18μm CMOS工艺,设计一种适用于宽带宽下可快速锁定的电荷泵锁相环(charge pump phase-locked loop,CPPLL)。采用一种自适应快速锁定结构,比较参考信号与反馈信号的频率、相位,通过开启大电流与小电流快速锁定通路,对环路滤波器中的电容进行放电使得压控振荡器的控制电压降至锁定电平附近的方法,最大限度地减小锁定时间。通过SPECTRE仿真验证表明,在1.8 V供电电压下,输出频率为768 MHz时,锁定时间仅需1.5μs,缩短了78%,功耗为3.6 mW。 展开更多
关键词 锁相环 快速锁定 宽带宽 电荷泵
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一种精密测量仪器的快速对接机构
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作者 王军 宋小艳 张海燕 《宇航计测技术》 CSCD 2024年第2期74-77,共4页
为了保证两精密测量仪器快速对接与分离的高精密性和稳定性,设计了一种高精密重复定位的快速对接机构。采用三点支撑[1]的方式,保证需要对接的两仪器拥有较高的重复定位误差,并且误差恒定。通过紧扣机构和旋钮构成对接紧扣装置,实现两... 为了保证两精密测量仪器快速对接与分离的高精密性和稳定性,设计了一种高精密重复定位的快速对接机构。采用三点支撑[1]的方式,保证需要对接的两仪器拥有较高的重复定位误差,并且误差恒定。通过紧扣机构和旋钮构成对接紧扣装置,实现两仪器六自由度锁紧的高可靠性和稳定性,并且实现对接与分离的快速性。设计安装限位功能,以保证安装位置的重复性。分析了对接机构原理,并对重复定位误差的不确定度因素进行了简要分析。最后,通过设计试验来检测两精密测量仪器重复定位的误差,试验结果表明,快速对接机构具有较高的重复定位误差,证明设计合理。 展开更多
关键词 重复定位 三点支撑 快速对接 锁紧
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可验证延迟函数与延迟加密研究综述
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作者 李鹏 张明武 杨波 《密码学报(中英文)》 CSCD 北大核心 2024年第2期282-307,共26页
可验证延迟函数(verifiabledelayfunction,VDF)是由Boneh等人于2018年提出的一种密码学原语,无论并行与否,该函数的计算时间都是固定的,但要求验证其结果是快速的.在诸如随机信标和区块链协议设计等去中心化应用中,VDF能使用例如重复平... 可验证延迟函数(verifiabledelayfunction,VDF)是由Boneh等人于2018年提出的一种密码学原语,无论并行与否,该函数的计算时间都是固定的,但要求验证其结果是快速的.在诸如随机信标和区块链协议设计等去中心化应用中,VDF能使用例如重复平方的计算任务来提供可靠的消逝时间证明(proofofelapsedtime,PoET),以实现区块链的共识.本文重点介绍了五种VDF候选方案及其构造,比较它们之间的优劣,说明其可能存在的问题和特性,阐述VDF在随机信标、资源高效的区块链、复制证明、计算时间戳和延迟加密上的应用,尤其对于2021年刚引入的延迟加密(delayencryption,DE)做了详细的调查和分析,对现有的两种延迟加密方案及构造进行了重点分析.在现有VDF研究基础上,本文总结了VDF的现状,提出所需要关注的研究动态,进而指出Loe等人的P-VDF是目前五种VDF候选中最为实用的,优势明显.它具有空证明和高效验证的优点,且验证算法的运行时间为O(1).最后,本文对VDF的未来发展趋势作了有益的分析和展望. 展开更多
关键词 时间锁谜题 可验证延迟函数 顺序缓慢计算 快速验证 延迟加密
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具有快速锁定时间的ADPLL电路设计 被引量:1
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作者 王巍 张涛洪 +2 位作者 刘斌政 赵汝法 袁军 《微电子学与计算机》 2023年第4期95-100,共6页
快速锁定是全数字锁相环(ADPLL)的关键指标之一.在理想情况下,锁定时间应尽可能短.传统结构ADPLL(TS-ADPLL)通常使用自适应带宽技术或数控振荡器(DCO)调谐字和预设技术来减少锁定时间.然而,自适应带宽技术和预设技术都需要额外的模块,... 快速锁定是全数字锁相环(ADPLL)的关键指标之一.在理想情况下,锁定时间应尽可能短.传统结构ADPLL(TS-ADPLL)通常使用自适应带宽技术或数控振荡器(DCO)调谐字和预设技术来减少锁定时间.然而,自适应带宽技术和预设技术都需要额外的模块,这将增加额外的功耗.为了提升全数字锁相环的锁定速度,本文提出了一种基于高分辨时间数字转换器(TDC)快速锁定的全数字锁相环(ADPLL)电路.其中,TDC电路采用双级触发器和抽头延迟链相结合的结构,不仅提升了电路对信号的容纳程度,还提高了量化误差信号的分辨率以及电路的锁定速度.同时,通过双SR锁存器完成对参考信号超前或滞后的鉴定,可以更好的检测参考信号与输出信号的相位关系,利于系统对输出信号的相位调整及信号的锁定.采用XILINX Artix-7 FPGA器件进行验证仿真.仿真结果表明,该ADPLL的锁定时间可达3.9μs,其锁定范围为4.7 MHz~35.7 MHz.该ADPLL电路具有锁定速度快,锁定范围大等特点. 展开更多
关键词 时间数字转换器 快速锁定 全数字锁相环
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基于改进FAsT-Match算法的特定建筑区锁定跟踪 被引量:1
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作者 尚飞 秦艳艳 杨志华 《半导体光电》 CAS 北大核心 2019年第1期93-97,共5页
机载遥感视频背景复杂,且指定建筑目标面积小、分布离散,传统区域提取算法难以准确锁定并跟踪这类目标。提出了一种基于改进FAsT-Match算法的特定建筑区锁定跟踪方法。该方法首先以模板图为基准对目标图像进行直方图规定划,以适应不同... 机载遥感视频背景复杂,且指定建筑目标面积小、分布离散,传统区域提取算法难以准确锁定并跟踪这类目标。提出了一种基于改进FAsT-Match算法的特定建筑区锁定跟踪方法。该方法首先以模板图为基准对目标图像进行直方图规定划,以适应不同的光照变化;然后构建仿射变换参数网络,并根据上一帧得到的最佳仿射变换参数限制当前帧图像的仿射变换参数范围,以提升匹配效率;最后将与仿射变换匹配的平行四边形图像数据经过逆仿射变换成矩形图像作为下一帧模板,从而解决旋转、尺度、形变等变化对目标跟踪准确性的影响。由实验分析可知,该算法AUC指标可达0.820,较NCC算法准确率提升40.5%,且跟踪效果好、效率高、对各种场景的适应性好,可在特定建筑区域准确、实时、高效地锁定跟踪。 展开更多
关键词 机载遥感视频 fast-Match算法 直方图规定划 仿射变换参数 锁定跟踪
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基于改进PLL的永磁同步电机ASMO无传感器控制 被引量:1
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作者 孙旭霞 吴迪 +3 位作者 王若琪 贺思俊 韦明旸 崔伟杰 《电机与控制应用》 2023年第11期65-73,共9页
永磁同步电机无位置传感器控制采用传统滑模观测器法来获取转子位置,由于滑模抖振严重、估计反电势中含有低次谐波干扰及传统锁相环在电机反转时有位置误差等因素,影响转子位置估计精度。通过设计自适应滑模观测器和改进锁相环来解决上... 永磁同步电机无位置传感器控制采用传统滑模观测器法来获取转子位置,由于滑模抖振严重、估计反电势中含有低次谐波干扰及传统锁相环在电机反转时有位置误差等因素,影响转子位置估计精度。通过设计自适应滑模观测器和改进锁相环来解决上述问题。首先采用非奇异快速终端滑模面及改进指数趋近律来降低滑模抖振。其次对传统锁相环鉴相器进行改进并在环路滤波器中引入二阶广义积分器,不仅使电机正反转时能准确提取转子位置信息,还能滤除估计反电势中的低次谐波。仿真结果表明所设计的算法能减小滑模抖振、降低位置跟踪延迟时间及提高位置观测精度。 展开更多
关键词 永磁同步电机(PMSM) 非奇异快速终端滑模面 锁相环(PLL) 无传感器控制 自适应滑模观测器(ASMO)
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基于AD936X超宽带可重构信道的快速跳频设计
10
作者 唐书平 刘洋 傅灿荣 《移动通信》 2023年第7期111-114,共4页
为了实现战术电台硬件形态统一化,为战术无线电台未来向软件化平滑过渡提供支撑,基于AD936X芯片设计了一个全新的通用性强的超宽带可重构信道,并使用该信道进行快速跳频设计。与传统上战术通信电台收发通道都采用超外差架构(AN/PRC-117G... 为了实现战术电台硬件形态统一化,为战术无线电台未来向软件化平滑过渡提供支撑,基于AD936X芯片设计了一个全新的通用性强的超宽带可重构信道,并使用该信道进行快速跳频设计。与传统上战术通信电台收发通道都采用超外差架构(AN/PRC-117G、AN/PRC-158)不同,本设计根据不同的应用场景(如手持、背负和车载式设备等),在发射端(TX)采用了直接正交调制架构,接收端(RX)采用超外差架构。另外,在本设计中,可重构信道重点应用了AD936X的快速锁频(FAST LOCK)特性,这方面的应用尚未在以往相关应用文献中提及。 展开更多
关键词 超宽带 可重构信道 AD936X 超外差 快速锁频
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基于STM32F4的ABS传感器输出正弦信号测量装置设计
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作者 任梦圆 黄芳灵 张荣福 《光学仪器》 2023年第2期36-45,共10页
汽车轮速传感器是防抱死制动系统(ABS)的关键部件之一,其性能的好坏直接决定了ABS性能的高低。磁电式ABS转速传感器的输出近似为正弦信号,通过对正弦信号幅值、频率、有效值的测定,可以分析获得传感器性能。本文以STM32F407为主控制板,... 汽车轮速传感器是防抱死制动系统(ABS)的关键部件之一,其性能的好坏直接决定了ABS性能的高低。磁电式ABS转速传感器的输出近似为正弦信号,通过对正弦信号幅值、频率、有效值的测定,可以分析获得传感器性能。本文以STM32F407为主控制板,以快速傅里叶变换为主要工具,设计了一款数字控制正弦信号测量装置进行各参数测量。经过实验验证,本装置可在5%的误差内精确测量输入信号的频率、有效值、峰值、失真度并还原信号波形。此外,为了便于观测,本设计借助蓝牙通信模块将测量数据同步上传到手机端。 展开更多
关键词 ABS传感器 正弦信号测量 STM32 快速傅里叶变换 蓝牙通信
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一种快速锁定数控锁相环 被引量:3
12
作者 陈鑫 杨军 胡晨 《东南大学学报(自然科学版)》 EI CAS CSCD 北大核心 2010年第2期258-263,共6页
提出了一种快速锁定数控锁相环结构.该锁相环具有频率捕获模式和相位捕获模式2种工作模式.在频率捕获模式,通过提出的一种新的算法,可以迅速缩小参考时钟和反馈时钟之间的频率差.在相位捕获模式,数控锁相环能够达到更精确的相位锁定.为... 提出了一种快速锁定数控锁相环结构.该锁相环具有频率捕获模式和相位捕获模式2种工作模式.在频率捕获模式,通过提出的一种新的算法,可以迅速缩小参考时钟和反馈时钟之间的频率差.在相位捕获模式,数控锁相环能够达到更精确的相位锁定.为了验证提出的数控锁相环结构和算法,该数控锁相环电路采用SMIC0.18μm logic1P6M CMOS工艺实现,面积为0.2mm^2,频率范围为48-416MHz.实测结果表明,数控锁相环只需要2个参考时钟周期就锁定在376MHz.数控锁相环锁定后功耗为11.394mW,峰峰值抖动为92ps,周期抖动为14.49ps. 展开更多
关键词 数控锁相环 数控振荡器 快速锁定
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一种宽频带捷变频雷达频率合成器 被引量:6
13
作者 安建平 金松 +2 位作者 沈毅龙 田正容 费元春 《北京理工大学学报》 EI CAS CSCD 1997年第6期775-779,共5页
应用大规模集成数字锁相环芯片、高性能晶振源、频率数字快捕电路,经过相位噪声分析和合成器优化设计,研制成功了具有工作频率高(>10GHz)、输出频带宽(>1000MHz)、频率捷变快(<10μs)、相位噪声低(L(1k... 应用大规模集成数字锁相环芯片、高性能晶振源、频率数字快捕电路,经过相位噪声分析和合成器优化设计,研制成功了具有工作频率高(>10GHz)、输出频带宽(>1000MHz)、频率捷变快(<10μs)、相位噪声低(L(1kHz)≤-90dB/Hz))、功率大(>65mW)、杂散低(<-70dB)、抗干扰能力强和体积小的捷变频雷达频率合成器,满足了新一代雷达的要求. 展开更多
关键词 频率合成器 锁相环 变频雷达 频率捷变雷达
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一种可快速锁定的低抖动自偏置锁相环设计 被引量:2
14
作者 韦雪明 李平 《微电子学》 CAS CSCD 北大核心 2011年第2期185-188,共4页
设计了一种可快速锁定、具有固定带宽比和良好抖动性能的自偏置锁相环。采用增加VCO延迟单元输出节点放电时间常数的方法,对VCO进行优化设计,获得良好的抖动性能。基于0.25μm混合信号CMOS工艺进行设计和仿真,在2.5 V电源供电条件下,锁... 设计了一种可快速锁定、具有固定带宽比和良好抖动性能的自偏置锁相环。采用增加VCO延迟单元输出节点放电时间常数的方法,对VCO进行优化设计,获得良好的抖动性能。基于0.25μm混合信号CMOS工艺进行设计和仿真,在2.5 V电源供电条件下,锁相环的工作频率范围为600~1 500 MHz,在1 250 MHz输出频率的峰峰值抖动为14.3 ps,核心电路功耗为44mW。在不同工艺条件下的仿真结果表明,PLL在不同工艺条件下均具有良好的抖动性能。 展开更多
关键词 自偏置 锁相环 快速锁定 脉冲宽度比较器
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快速锁定的低功耗电荷泵锁相环 被引量:8
15
作者 魏建军 《华南理工大学学报(自然科学版)》 EI CAS CSCD 北大核心 2009年第9期71-76,共6页
为加快锁相环的启动速度,文中提出了一种初始化电路,启动完成后,初始化电路停止工作,几乎不增加功耗.采用饱和输出鉴相鉴频器,扩展了鉴相鉴频器的工作范围.采用逻辑电路直接控制标准计数器并在脉冲分频器中消除吞咽计数器,节省了一个计... 为加快锁相环的启动速度,文中提出了一种初始化电路,启动完成后,初始化电路停止工作,几乎不增加功耗.采用饱和输出鉴相鉴频器,扩展了鉴相鉴频器的工作范围.采用逻辑电路直接控制标准计数器并在脉冲分频器中消除吞咽计数器,节省了一个计数器,降低了功耗.采用0.18μm1.8V1P6MN阱标准CMOS数字工艺完成设计,版图面积为0.08mm2.仿真结果表明,初始化电路和饱和输出鉴相鉴频器使得锁定时间减小了19%.在输出信号的频率为266MHz时,相对抖动峰-峰值小于2.5%,整个锁相环的功耗约为17mW. 展开更多
关键词 电荷泵 锁相环 初始化 饱和输出 快速锁定 功耗
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全数字化控制UPS切换策略的研究 被引量:4
16
作者 裴雪军 段善旭 +1 位作者 康勇 陈坚 《电气传动》 北大核心 2003年第3期62-64,共3页
文章分析了数字化控制 U PS锁相环的原理与性能 ,提出了一种用于电网电压快速检测的方案 ,保证不间断对负载供电。这些方案非常简单、实用。实验结果表明 ,使用上述方案的
关键词 UPS 切换策略 全数字化控制 锁相环 不电断电源 模拟电路控制
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一种UPS的数字化锁相及旁路检测和切换控制技术 被引量:17
17
作者 段善旭 熊健 +1 位作者 康勇 陈坚 《电工电能新技术》 CSCD 2004年第1期7-10,共4页
本文论述了UPS的基本技术要求,提出了一种基于数字信号处理器(DSP TMS320F240)的全数字化系统设计方案,并对其中的一些关键问题进行了分析。其中着重详细分析了数字化控制UPS锁相环的原理与性能,提出了一种用于电网电压快速检测和旁路... 本文论述了UPS的基本技术要求,提出了一种基于数字信号处理器(DSP TMS320F240)的全数字化系统设计方案,并对其中的一些关键问题进行了分析。其中着重详细分析了数字化控制UPS锁相环的原理与性能,提出了一种用于电网电压快速检测和旁路切换控制的方案,以保证UPS能不间断对负载供电。实验结果表明,该方案设计简便、实用性强,UPS可以很好地达到性能指标的要求。 展开更多
关键词 不间断电源 锁相环 电压快速检测 旁路切换控制
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采用DDS+PLL技术实现S波段频率合成的一种方法 被引量:14
18
作者 杨国渝 粟显义 《电子科技大学学报》 EI CAS CSCD 北大核心 1999年第4期388-391,共4页
分析了现有的DDS 与PLL 混合电路方案实现频率合成的优缺点,提出了一种用DDS 与PLL 混合电路实现S 波段频率合成的新方法。给出了一个示例,并用CAD
关键词 频率合成 锁相环 DDS PLL 直接数字合成 混合法
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CP-PLL快速入锁集成电路方案设计 被引量:2
19
作者 赵建明 张宜尧 +4 位作者 刘炜恒 李晓东 徐银森 李建全 徐开凯 《电子科技大学学报》 EI CAS CSCD 北大核心 2021年第2期180-185,共6页
该文基于TSMC 0.18μm RF CMOS工艺实现了一个用于加快CP-PLL锁定时间的数模混合复合结构,该复合结构主要包括两个独立单元——动态环路带宽单元及预置位反馈环。其中,两个单元的控制电路均采用全数字电路实现,并通过DC综合与ICC自动布... 该文基于TSMC 0.18μm RF CMOS工艺实现了一个用于加快CP-PLL锁定时间的数模混合复合结构,该复合结构主要包括两个独立单元——动态环路带宽单元及预置位反馈环。其中,两个单元的控制电路均采用全数字电路实现,并通过DC综合与ICC自动布局布线得到版图信息。经过同一CP-PLL参数环境下的对比分析,比较了包括传统结构的3种方案的锁定时间。在工作电源1.8 V下,优化后的锁定时间为1.12μs,较传统结构锁定时间提升了76.7%;整体相噪在稳态保持-103.1 dBc/Hz@1 MHz,较传统结构仅上升了0.3%。证明该复合结构能够有效降低上电启动以及跳频时的锁定时间。 展开更多
关键词 动态环路带宽 快速锁定 相位噪声 锁相环 预置位
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应用三维快速拉格朗日法进行三峡船闸高边坡锚固稳定与机理研究 被引量:20
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作者 寇晓东 周维垣 +1 位作者 杨若琼 沈大利 《土木工程学报》 EI CSCD 北大核心 2002年第1期68-73,82,共7页
三维快速拉格朗日分析是基于三维显式有限差分法的数值分析方法 ,它可以准确地模拟岩土或其他材料的屈服、塑性流动、软化直至大变形等三维力学行为 ,尤其适合于材料的弹塑性、大变形分析以及施工过程的模拟。本文首先介绍了三维快速拉... 三维快速拉格朗日分析是基于三维显式有限差分法的数值分析方法 ,它可以准确地模拟岩土或其他材料的屈服、塑性流动、软化直至大变形等三维力学行为 ,尤其适合于材料的弹塑性、大变形分析以及施工过程的模拟。本文首先介绍了三维快速拉格朗日分析的基本原理及其特点 ,然后应用三维快速拉格朗日分析程序FLAC 展开更多
关键词 三峡船闸 三维快速拉格朗日分析 大变形 高边坡 锚固
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