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适用于MPEG2标准的IDCT的新VLSI结构 被引量:3
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作者 叶波 俞颖 +1 位作者 章倩苓 郑增钰 《电子学报》 EI CAS CSCD 北大核心 1998年第8期65-68,共4页
本文提出了一种新的适用于MPEG2标准的IDCTVLSI结构,并用超高速数据语言进行了仿真.对于8点一维IDCT,只用7个变量乘常系数乘法器和10个加/减法器,且只需4个时钟就能处理完8个数据,电路规模为6000门左右,比传统方法节省40~50%... 本文提出了一种新的适用于MPEG2标准的IDCTVLSI结构,并用超高速数据语言进行了仿真.对于8点一维IDCT,只用7个变量乘常系数乘法器和10个加/减法器,且只需4个时钟就能处理完8个数据,电路规模为6000门左右,比传统方法节省40~50%.对于二维IDCT,如采用分时方式实现,处理每个8×8的块也仅需64个时钟该结构可应用于MPEG2MPHL视频解码器. 展开更多
关键词 MPEG2 IDCT VLSI 结构 图像处理
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基于FPGA的32位浮点FFT处理器的设计 被引量:9
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作者 赵忠武 陈禾 韩月秋 《电讯技术》 北大核心 2003年第6期73-77,共5页
介绍了一种基于FPGA的1024点32位浮点FFT处理器的设计。采用改进的蝶形运算单元,减小了系统的硬件消耗,改善了系统的性能。详细讨论了32位浮点加法器/减法器、乘法器的分级流水技术,提高了系统性能。浮点算法的采用使得系统具有较高的... 介绍了一种基于FPGA的1024点32位浮点FFT处理器的设计。采用改进的蝶形运算单元,减小了系统的硬件消耗,改善了系统的性能。详细讨论了32位浮点加法器/减法器、乘法器的分级流水技术,提高了系统性能。浮点算法的采用使得系统具有较高的处理精度。 展开更多
关键词 FPGA 蝶形运算单元 快速傅里叶变换 浮点FFT处理器 分级流水 可编程门阵列
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用VHDL实现的23位快速浮点数加减法器 被引量:1
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作者 龙银东 敬岚 +1 位作者 方正 乔卫民 《微计算机信息》 2009年第2期290-291,共2页
随着大规模集成电路的不断发展,FPGA/CPLD在数字信号处理、自动控制等方面得到了越来越多的应用。并且伴随着数字化处理技术的不断发展,为满足系统功能的要求,对浮点数运算的速度以及相应占用的资源也就提出了更高的要求。笔者即介绍了... 随着大规模集成电路的不断发展,FPGA/CPLD在数字信号处理、自动控制等方面得到了越来越多的应用。并且伴随着数字化处理技术的不断发展,为满足系统功能的要求,对浮点数运算的速度以及相应占用的资源也就提出了更高的要求。笔者即介绍了以VHDL语言为基础,采用并行算法且计算速度达到33MHz的,对23位标准浮点数实现的高速浮点加减法运算器,并以Cyclone II芯片EP2C20F484为硬件环境,最终进行时序模拟仿真,从而验证该浮点加减法器的正确性和快速特性。 展开更多
关键词 大规模集成电路 浮点加减法器 规格化
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可伸缩双有限域模加减器的研究与实现
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作者 张军 戴紫彬 +1 位作者 孟强 秦帆 《计算机工程》 CAS CSCD 北大核心 2010年第8期158-160,共3页
在改进通用模加减算法的基础上,实现一种结构优化的模加减器。采用基于字的模加减法统一硬件架构,使该设计具有良好的可扩展性,可以完成素数有限域GF(p)和二进制有限域GF(2m)上任意长度操作数的模加减法运算。该设计引入流水线结构,使... 在改进通用模加减算法的基础上,实现一种结构优化的模加减器。采用基于字的模加减法统一硬件架构,使该设计具有良好的可扩展性,可以完成素数有限域GF(p)和二进制有限域GF(2m)上任意长度操作数的模加减法运算。该设计引入流水线结构,使其工作效率提高50%~80%,可以应用于各种高性能的椭圆曲线密码协处理器设计中。 展开更多
关键词 可伸缩 模加减器 双有限域
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基于CTGAL电路的并行前缀加减法器设计
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作者 徐建 汪鹏君 《华东理工大学学报(自然科学版)》 CAS CSCD 北大核心 2008年第5期740-744,共5页
通过对钟控传输门绝热逻辑(Clocked Transmission Gate Adiabatic Logic,CTGAL)电路和加法器电路的研究,提出了一种基于CTGAL电路的绝热并行前缀加减法器设计方案。对依据此方案设计的几种并行前缀加减法器进行计算机模拟、分析和比较,... 通过对钟控传输门绝热逻辑(Clocked Transmission Gate Adiabatic Logic,CTGAL)电路和加法器电路的研究,提出了一种基于CTGAL电路的绝热并行前缀加减法器设计方案。对依据此方案设计的几种并行前缀加减法器进行计算机模拟、分析和比较,结果表明:Ladner-Fischer并行前缀加减法器更适合用CTGAL电路实现,且与利用PAL-2N(Pass-transistor Adiabatic Log-ic-2NMOS)电路设计的绝热并行前缀加减法器相比,该加减法器的每个周期平均节省能耗约56%。 展开更多
关键词 CTGAL电路 加减法器 低功耗 电路设计
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基于并行前缀结构的十进制加法器设计 被引量:1
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作者 王书敏 崔晓平 《电子科技》 2016年第6期19-21,25,共4页
针对硬件实现BCD码十进制加法需要处理无效码的问题,设计了一种基于并行前缀结构的十进制加法器。该十进制加法器依据预先加6,配合二进制加法求中间和,然后再减6修正的算法,并将减6修正步骤整合到重新设计的减6修正进位选择加法器中,充... 针对硬件实现BCD码十进制加法需要处理无效码的问题,设计了一种基于并行前缀结构的十进制加法器。该十进制加法器依据预先加6,配合二进制加法求中间和,然后再减6修正的算法,并将减6修正步骤整合到重新设计的减6修正进位选择加法器中,充分利用并行前缀结构大幅提高了电路运算的并行度。采用Verilog HDL对加法器进行实现并利用Design Compiler进行综合,得到设计的32位,64位,128位的十进制加法器的延时分别为0.56 ns,0.61 ns,0.71 ns,面积分别为1 310μm2,2 681μm2,5 485μm2。 展开更多
关键词 十进制加法 并行前缀结构 减6修正进位选择加法器
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基于VHDL实现单精度浮点数的加/减法运算 被引量:3
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作者 覃霖 曾超 《电子工程师》 2008年第7期52-55,共4页
研究了单精度浮点数加/减法的结构及其设计方法,并在A ldec公司的Active-HDL软件环境下,采用VHDL语言进行设计,并进行了仿真验证,计算精度可以达到10-7。
关键词 单精度浮点数 加/减法 VHDL FPGA
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数字显示预置电子温控器的研制
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作者 李兆明 《河北工学院学报》 1991年第4期49-55,共7页
本研制的电子温控器属无触点型。全部采用模拟和数字集成电路。选用2CWM4l型PN结作温度传感器。选用迟滞电压比较器实现开停温差。用光电耦合器把直流和交流隔离并控制三端双向可控硅,以便最后控制冷却器不管它制冷或不制冷。预置温度... 本研制的电子温控器属无触点型。全部采用模拟和数字集成电路。选用2CWM4l型PN结作温度传感器。选用迟滞电压比较器实现开停温差。用光电耦合器把直流和交流隔离并控制三端双向可控硅,以便最后控制冷却器不管它制冷或不制冷。预置温度和预置显示数字,通过方波发生器、加减计数器、模拟多路开关、七段译码驱动器和共阴LED显示来完成。 展开更多
关键词 电冰箱 电子温控器 家用 温控器
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