可变长FFT并行旋转因子高效产生算法及实现

为了解决FFT处理并行旋转因子产生复杂、所需存储资源多的问题,该文在分体存储器结构的基础上,提出了一种新的旋转因子存储、访问策略.该策略保证混合基4/2 FFT算法每个蝶式运算所需的3个旋转因子均可无冲突并行访问,且在同一个旋转因子查找表的基础上,使计算任意小于最大可处理长度的FFT时,各级访问旋转因子地址的产生仅与最大可处理长度有关,而与当前处理长度无关.该算法仅用一个可移位累加数寄存器,实现计算过程中旋转因子地址产生的级间切换,且使一个存储体容量及访问次数减少了一半以上.

可扩展的旋转因子表及FFT算法

该文提出了一个用于快速 Fourier变换计算的反写码序的旋转因子表 ,这种旋转因子表具有可扩展性 :本质上 ,这种旋转因子表的分量与变换的点数无关 .当点数改变时 ,这种旋转因子表无须重新计算或者容易扩展 ;根据这种旋转因子表 ,该文设计了一个结构规整的基于基 4计算 2 n 点 FFT的算法及软件程序 ,该程序与 FFTW软件包进行了对比实验 .文中还以蛋白质序列相似性分析计算为例 ,对作者的算法与 FFTW软件包中的相应算法进行了对比实验 ,结果表明 ,采用该文的算法可节省计算时间约 31.7% .

改进的分裂基—2／8 FFT算法

文中介绍改进的频率抽取(DIF)分裂基-2／8 FFT算法。与传统算法相比,没有增加结构和计算量的复杂性,显著地减少旋转因子个数和查表频率。通过计算点数为512、1024和2048的 DFT,分析结果表明改进算法有效可行。

一种高性能超长点数浮点FFT加速器设计

快速傅里叶变换(fast Fourier transform,FFT)在数字信号处理中占据核心地位.随着高性能超长点数FFT需求的增长,数字信号处理器(digital signal processor,DSP)的计算能力越来越难以满足需求,集成FFT加速器成为重要的发展趋势.为了支持超长点数FFT,将2维分解算法推广到多维,提出一种可集成于DSP的高性能超长点数FFT加速器结构.该结构通过基于素数个存储体的无冲突体编址方法实现了3维转置运算;通过递推算法实现了高效铰链因子生成;使用单精度浮点二项融合点积运算和融合加-减运算,对FFT运算电路进行了精细化设计.实现了对4G点数单精度浮点FFT计算的支持.综合结果表明:FFT加速器运行频率能够达到1GHz以上,性能达到640Gflop/s.在支持的点数和性能方面都较已有研究成果取得大幅提升.

FFT处理器地址快速生成方法

本文提出了ＦＦＴ处理器中的操作数地址与旋转因子地址的快速生成方法，使地址能够在一个周期内生成．本文还引入了地址偏移量的概念，提出了一种新的可变长ＦＦＴ处理器的地址快速生成方法．

一种旋转因子访存优化的FFT算法

为了在嵌入式设备中高效运行快速傅里叶变换算法,提出了一种针对小尺寸高速缓冲存储器优化的旋转因子的生成与访存策略,该方法能够有效提高缓存命中率及运算速率。给出了不同需求下配置参数的选取原则,基于典型算法配置参数和目标处理器平台进行算法测试。实验结果证明,优化后的方法在信噪比性能下降较小的情况下能够获有效地提升计算速率。

一种新结构FFT算法及其FPGA实现

本文给出了一种面向FPGA实现的新结构FFT算法,并利用FPGA器件内部丰富的逻辑单元,RAM、ROM和DSP块实现了FFT核心运算的并行化,与利用传统结构实现的FFT相比大大提高了FFT的运算速度,与用DSP实现的FFT相比速度也要快得多。

应用于FFT处理器的新型串接CSD常数乘法器设计

快速傅里叶变换(FFT)广泛应用于正交频分复用(OFDM)系统的调制与解调中。FFT的输出需要输入序列与旋转因子(TF)进行复数乘法运算,由于正则有符号数(CSD)常数乘法器实现简单、硬件开销小,常用于此类复数乘法运算,但随着旋转因子常数值个数的增加,其硬件开销会成倍增长。为了降低硬件开销,利用参数分解减少常数值个数的方法,提出了一种新型串接CSD常数乘法器。仿真结果显示对比常用的布斯乘法器,该新型串接CSD常数乘法器设计方案实现与旋转因子Wi128、Wi256以及Wi512进行复数乘法运算的硬件资源消耗分别减少41%、34%和25%。

基于旋转因子变换的频点能量插值谐波检测算法

IEC标准采用10周波组或子组算法来测量谐波和间谐波,其缺陷是无法精确测量各分量的频率、幅值和相位参数,且在非同步采样时有较大误差。通过对IEC标准下非同步采样的信号进行频域旋转因子变换,根据变换后的频点能量分布,从能量角度提出了基于旋转因子变换的频点能量插值算法,消除了非关注分量对计算分量的旁瓣干涉,实现了谐波、间谐波准确辨识和精确测量。仿真结果验证所提算法的有效性,并具有优良的抗噪性能,能满足IEC标准和工程测量要求。

低硬件成本256点FFT处理器的IP核设计

设计了一种基于现场可编程门阵列(Field programmable gate array,FPGA)的低硬件成本256点快速傅里叶变换(Fast Fourier transform,FFT)处理器的IP核。采用按频率抽取的基⁃24算法和单路延迟负反馈(Single⁃path delay feedback,SDF)流水线架构用于减少旋转因子的复数乘法运算复杂度。为了降低硬件成本,提出了一种串接正则有符号数(Canonical signed digit,CSD)常数乘法器取代常用的布斯乘法器用来完成旋转因子W^(i)_(256)与对应序列的复数乘法运算,同时这种乘法器还能够移除存储旋转因子系数的只读存储器(Read only memory,ROM)。该处理器IP核基于QUARTUS PRIME平台进行综合,在Cyclone 10LP FPGA上实现。结果显示,该FFT处理器最高工作频率为100 MHz,对于24位符号数FFT运算,逻辑单元(Logic elements,LEs)使用量与记忆体位(Memory bits,MBs)使用量仅为3978 LEs和6456 MBs。

一种快速FFT处理器的地址生成方法

研究一种适用于VLSI设计的高速、低功耗快速傅里叶变换(FFT)处理器中操作数与旋转因子的地址快速生成方法.通过引入r进制数(r=2,4,8,…)的概念对离散傅里叶变换(DFT)算法进行重新推导,并利用r进制数的运算规则得出了一种新的基r数的固定点与可变点长Cooley-Tukey FFT算法的地址快速生成方法.该方法还进一步减少了旋转因子的读取次数,并对可变点长FFT处理器中旋转因子的存储容量进行了压缩.

高速广义多载波解调的低成本硬件优化设计

针对广义多载波解调,设计了一种输出符合多相滤波器串行输入的512点流水线结构逆快速傅里叶变换处理器,从而避免了系统中额外的数据存储,减少了系统总体的硬件开销和运算延时.处理器基本运算单元采用一种输入正序、输出正序的新型基23单路延时本地反馈结构.经过三级基本单元和一级深度为64的缓存后,最终输出为按逆快速傅里叶变换计算结果以因子8抽取的序列.在具体实现中,还提出了一种提取公因值的方法来优化旋转因子的存储.该处理器用FPGA验证,相比传统基23单路延时反馈结构和基8前向反馈结构,存储资源可分别减少30%和67%,并且比单路延时反馈结构输出延时减少约43%.

基于0.18μm CMOS工艺的高速1024点FFT芯片设计研究

基于TSMC0.18μm CMOS工艺标准单元库,设计了高速1024点FFT处理器。数据采用IEEE754标准单精度浮点格式,实现高精度数据处理;在设计中通过使用改进的按时间抽取的基二算法,降低了寻址的复杂度;采用流水线技术设计了蝶形运算单元,提高了系统的工作频率;利用三角函数关系,提出了新的旋转因子存储方案,相比于传统设计,可以使ROM规模降低75%。逻辑综合和版图综合后的报告显示,该处理器的工作频率可以达到167MHz,完成一次1024点FFT运算仅需37.7μs,FFT处理单元核心面积为1.4mm2.

减少基4FFT算法运算量的措施

推导出计算正序输入ＤＩＦ基４Ｓａｎｄｅ—ＴｕｋｅｅＦＦＴ算法旋转因子指数公因子ｐ的一种简单方法．给出大幅度减少该算法处理程序运算量的几项有效措施．

分裂基FFT算法的讨论与改进

文中主要介绍了按频率抽取(DIF)分裂基FFT算法原理及其改进算法。与传统的分裂基算法相比,改进后的算法是利用了旋转因子的周期性、对称性,能够显著地减少旋转因子的个数并且节省ROM的容量。文中通过对改进的频率抽取分裂基-2/4FFT与分裂基-2/8FFT的DFT的演算、分析表明改进方法是有效可行。

基于FPGA的基8-FFT处理器设计

提出了在现场可编程门阵列（FPGA）上实现4096点基8快速傅里叶变换（FFT）算法的设计方案。方案对蝶形器、旋转因子产生器和输入/输出接口进行了分析和优化,整个算法的流程采用了流水线的工作方式,提高了运算速度并减小了FPGA内部资源的占用。通过仿真测试,并同Matlab定点模型进行了对比。本设计方案在100MHz的时钟下,完成4096点基8-FFT运算需要2.048μs,完全满足高速数字信号处理的要求。