GF（2^m）域乘法器的快速设计及FPGA实现

有限域GF(2m)上的椭圆曲线密码体制以其密钥短、安全强度高的优点获得了广泛的重视和应用,该密码体制最主要的运算是有限域上的乘法运算。该文提出一种基于FPGA技术的多项式基乘法器的快速设计方法,并给出了面积与速度的比较分析。

一种快速有限域乘法器结构及其VLSI实现

提出了一种快速有限域乘法器结构。将多项式被乘数与乘数各自平分成两个子多项式,并使用数字乘法结构计算这些子多项式的乘积。通过改变数字乘法结构的数字大小D,来均衡乘法器性能和实现复杂度。为了简化模不可约多项式f(x)运算,采用特殊多项式AOP(allonepolynomials)和三项式,产生有限域GF(2m)。这种乘法器与LSD乘法器相比,在数字大小D相同时,可将运算速度提高1倍。这种乘法器结构适合高安全度密码算法的VLSI设计。

一种GF（2^k）域的高效乘法器及其VLSI实现

在分析全串行和全并行 GF(2 k)域乘法的基本原理基础上提出了一种适合于任意 GF(2 k)域的乘法器 UHGM(U nified Hybrid Galois Field Multiplier) .它为当前特别重要的 k为素数的 GF(2 k)域乘法 ,提供了一种高效的实现方法 .该乘法器具有结构规整、模块化好的特点 ,特别适合于 VL SI实现 ,同时这种结构具有粗粒度的面积和速度的可伸缩性 ,方便了在大范围内进行实现面积和速度的权衡 .最后给出了 GF(2 1 6 3)域上乘法器的

一种并行的有限域乘法器结构

提出了一种并行的有限域GF(2m)乘法器结构.有限域乘法由多项式乘法和模不可约多项式f(x)两步实现.把多项式被乘数和乘数各自平分成3个子多项式,多项式乘法由子多项式的乘法和加法实现.当多项式的度m=500时,与传统的Mastrivito多项式乘法相比,所提出的多项式乘法结构可以减少33.1%的异或门,减少33.3%的与门.为了简化,采用特殊不可约多项式来产生有限域.此有限域乘法器结构适合高安全度的椭圆曲线密码算法的VLSI设计.

基于形式化方法的有限域乘法器的建模与验证

针对有限域乘法器设计正确性的问题进行研究,阐述了有限域乘法器在高阶逻辑定理证明器HOL4中进行形式化建模和验证的过程。通过分析电路的结构特性和时序特性,提出了结合层次化和基于周期的形式化建模方法,构建4位多项式基有限域乘法器的形式化模型;最后在HOL4系统中完成对其相关性质的验证。实验结果证明了该有限域乘法器设计的正确性,同时表明所提出的建模方法对时序逻辑电路的验证是有效的。

可配置GF（2^m）域Digit—Serial乘法器

本文针对椭圆加密算法的应用,基于已有的GF(2m)域Digit-Serial不可配置乘法器,通过控制输入数据格式、内镶GF(2m)域Digit-Serial不可配置乘法器,得到了一个在硬件上可配置的快速乘法器。运用本文的思想实现了可计算域值为150～256的GF(2m)域Digit-Serial的乘法器,用此乘法器计算域值为163的乘法,仿真结果同域值为163的不可配置并行乘法器的一致。本文最后还给出了几种可配置乘法器结构的性能比较,结果表明在硬件上可配置的GF(2m)域乘法器解决方案中,本文提出的结构克服了并行可配置乘法器在大域值应用中关键路径延迟太长、硬件开销太大,串行可配置乘法器实现速度太慢的弊病。需要说明的是,本文的实现方法可以内镶各种不同的GF(2m)域Digit-Serial不可配置乘法器以满足实际应用的需要。

基于RS码的可重构有限域乘法器的设计与实现

为了提高伽罗华有限域乘法器的通用性,降低实现的复杂度,采用自然基算法,用简单的逻辑门电路实现乘法运算过程。提出可重构的迭代计算结构,能满足域长m为3～8的乘法器,并用FPGA实现。结果表明,可重构有限域乘法器能够满足多种标准RS码的乘法运算的需要。

一种高效的可伸缩分组并行有限域乘法器及VLSI实现

文章提出了基于全1多项式基的可伸缩分组并行有限域乘法器结构,并按照最低位先入和最高位先入的方式分别进行了算法描述,分别称为AOPBLSDM(AOP-BasedLSD-firstDigital-SerialMultiplier)和AOPBMS鄄DM(AOP-BasedMSD-firstDigital-SerialMultiplier)。该乘法器的结构规整,适于VLSI实现;同时由于该乘法器具有面积和速度可伸缩度大的特点,因而可以在不同的应用场合下找到最佳的实现方案。理论分析及ASIC综合实现结果均表明,本文所提出的结构在面积和速度上具有一定的优势。

有限域上的通用乘法器设计

以GF( 2 8)域为例 ,给出了基于正则基的一种通用串行乘法器的设计方法。

一类有限域的高效部分并行乘法器

提出了一类新的具有高度规则性的部分并行三项式有限域乘法器架构。通过对由不可约三项式生成的有限域GF(2m)上的乘法分析,推导出基本的运算形式。基于该运算形式,设计出新颖的乘法器架构。复杂度分析结果表明,该乘法器具有同当前最优设计相同的复杂度。而且,可视具体的应用情境需求对乘法器电路进行灵活配置。

基于VHDL语言的有限域正则基乘法器设计

有限域的运算已经广泛应用于Reed-Solomon码、存储领域和各种加密算法中。乘法运算是其中最复杂的一种运算,有限域中的元素可以用各种基表示。文中在给出有限域元素自然基下的表示方法的基础上,推导出了域元素正则基下的表示方法,并给出了正则基下域元素的乘法运算,编写了乘法器的VHDL模型。用X ILINX公司的ISE 5.2软件对电路模型进行了仿真,结果表明乘法器的运算结果完全正确。

二元域乘法器的研究

特征为2的椭圆曲线密码的主要运算为标量乘运算,其中二元域的乘法运算性能是影响标量乘运算的重要因素。文章根据Karatsuba-Ofman算法,对256×256的二元域乘法器的实现作了理论分析,进而用速度面积乘积衡量了各种实现,并指出其中的最佳方案,为实际应用的选择提供了参考。并以集成电路的形式作了实现,并对结果进行分析。

基于双Booth 2编码的双有限域模乘法器设计与实现

采用双Booth 2编码技术,对高基radix-16 Montgomery模乘法器进行了优化设计,减小了电路面积,提高了模乘运算速度。使用SMIC0.18μm标准单元工艺库综合后,计算256bit有限域GF(P)上的模乘只需要0.51μs。

基于FPGA技术的GF（2^m）域乘法器的研究和设计

椭圆曲线密码体制以其密钥短、安全强度高的优点获得了广泛的重视和应用,而GF(2m)有限域乘法运算是该密码体制最主要的运算。本文研究了基于FPGA芯片的多项式基乘法器的快速设计方法,并给出了面积与速度的比较和分析。

不可约三项式有限域的高速并行比特乘法器

在移位多项式的弱共轭基底的理论推导的基础上,提出了一种有限域上的并行比特乘法器的新结构.在由不可约三项式f(x)=xm+xk+1生成的域内,此种结构的并行比特乘法器需要m2个与门和m2-1个异或门.在同样的空间复杂度下,时间复杂度降低为TA+(log2max{m+v,2m-1-v})TX,具有最短的关键路径.

有限域GF（2^m）上乘法器的实现

首先介绍了有限域GF(2m)元素不同的基的表示,在此基础上讨论了有限域中常系数乘法器、串行乘法器及并行乘法器的硬件实现。重点介绍了适合高速RS编译码器实现的对偶基比特并行乘法器,并分析了比特并行对偶基乘法器的硬件时延、占用资源的大小。最后对不同乘法器进行了比较。与"查表法"及正规基并行乘法器相比,对偶基比特并行乘法器在速率和硬件规模上有较大优越性。

GF（2^m）域上通用可配置乘法器的设计与实现

提出了一种应用于椭圆曲线密码体制中的有限域乘法器结构,基于已有的digit-serial结构乘法器,利用局部并行的bit-parallel结构,有效地省去了模约简电路,使得乘法器适用于任意不可约多项式;通过使用数据接口控制输入数据的格式并内嵌大尺寸乘法器,可以配置有限域乘法器的结构,用以实现基于多项式基的有限域乘法运算。该结构可以有效满足椭圆曲线密码体制的不同安全需求。

GF（2m）域上Ⅱ型最优正规基的字级乘法器

通过研究Ⅱ型最优正规基及重序正规基之间的关系及特点,提出了一种GF(2m)域上Ⅱ型最优正规基字级乘法器。该型乘法器比串行结构乘法器更快速,比并行结构乘法器更节省资源;算法针对字级结构进行了最优,相比其他字级结构乘法器具有更小的空间复杂度。实验表明,该乘法器可以获得很高的时钟频率,且不受运算字长的影响。

一类有限域乘法器的设计实现

提出了一种基于有限域内移位三项式基及其弱共轭基的比特并行乘法器的新结构。在由三项式生成的域内,此种结构的比特并行乘法器易于设计者使用硬件描述语言实现。采用Encounter软件对该结构进行布局布线后,发现其面积与关键路径时延都达到了设计目标的要求,在设计性能和硬件约束条件上取得了比较好的平衡。

有限域乘法器的性能分析与优化

评估分析了基于有限域的比特并行乘法器的常规结构的时间复杂度、空间复杂度和工作效率。并在此基础上,提出了更优化的精简结构比特并行乘法器,研究结果证明,在由三项式f(x)=xm+xk+1生成的域内,此优化结构的乘法器具有用m2的与门和m2-1的异或门衡量的最低的复杂度、最短的关键路径。此外,该结构还易于设计者使用硬件实现。