基于Goldschmidt算法的高性能双精度浮点除法器设计

针对双精度浮点除法通常运算过程复杂、延时较大这一问题,提出一种基于Goldschmidt算法设计支持IEEE-754标准的高性能双精度浮点除法器方法。首先,分析Goldschmidt算法运算除法的过程以及迭代运算产生的误差;然后,提出了控制误差的方法;其次,采用了较节约面积的双查找表法确定迭代初值,迭代单元采用并行乘法器结构以提高迭代速度;最后,合理划分流水站,控制迭代过程使浮点除法可以流水执行,从而进一步提高除法器运算速率。实验结果表明,在40 nm工艺下,双精度浮点除法器采用14位迭代初值流水结构,其综合cell面积为84 902.261 8μm2,运行频率可达2.2 GHz;相比采用8位迭代初值流水结构运算速度提高了32.73%,面积增加了5.05%;计算一条双精度浮点除法的延迟为12个时钟周期,流水执行时,单条除法平均延迟为3个时钟周期,与其他处理器中基于SRT算法实现的双精度浮点除法器相比,数据吞吐率提高了3~7倍;与其他处理器中基于Goldschmidt算法实现的双精度浮点除法器相比,数据吞吐率提高了2~3倍。

改进的Goldschmidt双精度浮点除法器

针对嵌入式处理器对面积要求极为苛刻的特点,提出了一种改进的基于Goldschmidt算法的双精度浮点除法器。改进的除法算法的计算过程分为两个阶段,第一阶段采用线性minimax多项式逼近算法得到一个具有15-bit精度的除数倒数的估计值。相比于minimax二次多项式逼近,一次多项式逼近会获得一个更小的查找表(LUT)以及在部分积累加过程中获得更少的计算量。在第二阶段,采用基于硬件复用的方法实现两次Goldschmidt迭代,使得两次Goldschmidt迭代仅仅使用一个乘法器和一个求补单元。最后,该设计采用Verilog HDL进行编码,并基于FPGA进行实现。通过与其他算法进行比较得知,改进的Goldschmidt除法器在性能不降低的情况下有较小的面积开销,满足嵌入式处理器的需求。

机载 RISC FPU 中基本算术运算算法研究与实现

根据实际科研工作的需要 ,进行浮点部件 NRS FPU中基本算术运算算法的研究与实现。对完成指数和尾数加减的回绕进位加法器算法进行了详细的分析。同时 ,对尾数乘运算的改进BOOTH算法进行改造 ,改进了 BOOTH的译码表 ,在 BOOTH译码过程中省掉了数据符号位的保存和参与 ,简化了乘运算实现的逻辑复杂度。最后 ,提出了新的扩展 GOLDSCHMIDT算法 ,有效减少 GOLDSCHMIDT算法的乘运算次数 ,提高了运算速度。另外 ,对浮点的加、减、乘。

基于FPGA的新边缘指导插值算法硬件实现

针对图像超分辨率算法中新边缘指导插值算法(NEDI)计算复杂度较高、软件计算时间较长的问题,提出基于Cholesky分解的可扩展NEDI算法硬件设计方案.采用Cholesky分解方法简化NEDI算法中复杂的矩阵求逆运算,采用Goldschmidt算法设计低延时定点数除法器加速矩阵求逆运算,使用多周期计算方法隐藏数据相关性带来的数据等待时间并减少硬件资源使用.为了减少硬件资源的消耗,根据NEDI算法在不同大小窗口下核心计算部分的不变性,使用固定资源设计可扩展算法核心电路,采用可变资源设计扩展电路,在FPGA上实现该电路设计.实验结果表明,可扩展NEDI算法硬件的关键路径延时为7.007 ns,工作频率大于100 MHz.与使用PC端软件计算的结果相比,可扩展NEDI算法硬件电路计算结果的误差为0.1%,计算速度是使用PC端软件计算的51倍.