14 nm工艺下基于H-Tree和clock mesh混合时钟树的研究与实现

在数字集成电路设计中,时钟信号是数据传输的基准,时钟信号作为数字芯片内部转换频率最高和布线距离最长的信号,也是数字芯片功耗的重要组成部分。为了优化数字芯片的功耗、功能和稳定性,在GF14 nm工艺下对时钟树进行优化设计,提出一种H-Tree和clock mesh相结合的混合时钟树结构的设计方法,通过clock mesh和clock spine的布局优化整体时钟树的性能和稳定性。仿真结果表明,该混合时钟树能够结构显著提升时钟树性能,有效减少布线长度、时钟偏移以及传播延迟,降低PVT等环境参数的影响。

一种基于灵活型H树的混合时钟树设计方法学

随着工艺节点不断演进,越来越多的功能模块被集成到更小的芯片尺寸中。然而,考虑到多工艺角下的工艺偏差等效应,传统的时钟树综合技术得到的时钟树结构将引入更多时序违反,从而限制了芯片性能的进一步提升。本文提出了一种基于Cadence公司灵活型H树的混合时钟设计方法学,以提高工艺抗敏感性,缩短总体时钟延迟时间,来缓解负面效应的影响。本文基于GlobalFoundries 7nm低功耗工艺库和ARM Cortex-A53 CPU核心进行了实验,结果表明该设计方法相比于传统CTS结果能显著提高时钟树质量。

一种快速实现时序收敛的设计方法

为了解决处理器时序收敛困难和设计时间长的问题,本文基于14 nm的定制化处理器(WS_CPU)提出了一种高效可靠的设计方法:(1)基于一种新型的FCHT(Flexible Configurable H-Tree)时钟结构,实现时钟信号均匀分配和减少绕线时间,同时采用CCOPT(Clock Concurrent Optimization)技术进行时钟树综合优化;(2)在综合阶段采用DCG(Design Compiler Graphical)模式和门控时钟插入技术,提前评估设计风险从而减少布局布线的迭代时间。验证结果表明,当WS_CPU时钟频率为1 GHz时,寄存器之间建立时间的时序余量为108 ps,有效地实现了时序快速收敛,同时FCHT结构相比传统平衡树、柔性H树、3级H树的芯片总功耗分别减少了7.71%、6.18%、7.87%;FCHT时钟结构相比传统平衡树在时序修复上节省了3156 min,相比柔性H树节省了5220 min的时序修复时间,缩短了芯片的设计周期。

单光子探测盖革雪崩焦平面用低抖动多相位时钟电路设计

针对单光子探测盖革雪崩焦平面读出电路应用,基于全局共享延迟锁相环和2维H型时钟树网络,该文设计一款低抖动多相位时钟电路。延迟锁相环采用8相位压控延迟链、双边沿触发型鉴相器和启动-复位模块,引入差分电荷泵结构,减小充放电流失配,降低时钟抖动。采用H时钟树结构,减小大规模电路芯片传输路径不对称引起的相位差异,确保多路分相时钟等延迟到达像素单元。采用0.18 mm CMOS工艺流片,测试结果表明,延迟锁相环锁定频率范围150~400 MHz。锁定范围内,相位噪声低于–127 dBc/Hz@1 MHz,时钟RMS抖动低于2.5 ps,静态相位误差低于65 ps。

一种由反相器构成的全定制时钟树

本文介绍了一种由反相器构成的全定制时钟树,采用clockmesh+H_tree结构;通过virtuoso画出来的版图对称性更好,然后提取lef和lib导入设计中。设计的时钟树具有时钟延时低、低skew等优点。

容工艺偏差的低偏斜层次化时钟网络设计

针对超深亚微米工艺出现的新特点,基于对称"H树"型全局时钟网络加区域化的"Mesh"时钟网格的混合时钟结构,实现了不同于传统全局Mesh结构的树形驱动本地网格层次化时钟分布网络.实验表明,该网络具有极低的偏斜和高工艺偏差容忍度,其总的时钟偏斜可控制在10 ps以内,其时钟偏斜随工艺变化值与设计值的偏差在10%的数量级上,极有利于高性能微处理器处理核心的时序设计.